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AUTO_SELL_DRINK
- 这是用verilogHDL语言编写的自动出售饮料的电路。会根据顾客投入硬币的多少来送出饮料，并且找回零钱。-This is language used verilogHDL automatic circuit the sale of beverages. Customer input will be based on the number of coins out drinks, and get back change.
mul4
- 分析二进制乘法中计算步骤（多少次加法，何时进行），实现一个有限状态机，执行乘法运算。-Analysis of binary multiplication in the calculation of step (adding the number of times, when it will be), the realization of a finite state machine, the implementation of multiplication.
jiaotongdeng
- 网上虽然有很多交通灯的参考程序,但又么不是很低级,又么没多少扩展功能,这是我写的交通灯程序,绝对超经典!-Although there are many traffic lights online reference program, but Why is not very low, then Why did not the number of extensions, this is the traffic light program I wrote, absolutely super clas
date_years
- 日历系统和测试程序，主要通过年份和月份判断每个月有多少天。比较简陋-Calendar systems and testing procedures, mainly through the year and month to check how many days each month. Rather crude
PN4
- 语言：VHDL 功能：该PN4序列的特点为将一个4位序列的前两位取异或，再让序列左移一位，用异或的结果作为序列的最后一位。序列周期是15，即15位伪随机序列。其中包括序列的产生模块和检测模块。对于误码检测，首先捕获相位。然后，规定测试的码的总个数，统计这些码中有多少个不能满足PN序列特点的，用计数器统计个数。如果发现误码过多，可能是相位失调，重新捕获相位，再进行误码检测。 仿真工具：modelsim 综合工具：quartus -Language: VHDL function:
code
- clk_sys为输入时钟，rst为复位信号，clk_out为输出分频时钟，div_num为分频数目。多少分频就把div_num赋多少值。-awet.etr.ert.ewtewjtr eqtr ert ert ewr erwrt ewrt ret5 asd er.
FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
fenpin
- 分频器的设计，改变DWIDTH的大小可以改变具体分频的多少，举一反三-Divider, size change DWIDTH can change the divider, giving top priority
elevator
- verilog写的控制电梯的代码。输入多少则计数到那个点后停止计数-elevator controler
music_player
- 音乐播放器，各模块使用VHDL写的，拥有暂停功能。jishu模块根据时钟信号产生八位递增的地址信号，传到music模块。music模块存放音乐的数据，根据得到的地址输出音阶。tonetab接收到音阶信号后会输出当前的音阶是多少，是否为高八度，用于数码管显示，同时将此音阶需要的分频率传给speaker模块。speaker模块根据接受到的分频比对2M的时钟进行分频，然后送给蜂鸣器发出声音。-Music player, each module written in VHDL, with pause f
I2Cdev
- 第四是多少手术费沙发上石帆胜丰石帆胜丰沙发上帆胜丰石帆胜丰沙发(ddfsgdvcxgemhgkirsgvvfhyaearrheG)
FPGA等精度频率计
- 先预置一个闸门信号,将该闸门信号作为D触发器的输入端,将被测信号作为D触发器的时钟,当闸门信号有效的时候(即从0到1的时候)，在被测信号的上升沿来临的时候,闸门信号被送到D触发器的Q端口。D触发器的Q端口分别连接两个计数器,一个计数器对基准时钟计数(板子上的50M时钟或者用锁相环倍频后的高速时钟)，另一个计数器对被测信号计数。当闸门信号有效被送到Q端口的时候,使能这两个计数器进行计数,当基准时钟计数到1s的时候,闸门信号拉低,无效(产生时间宽度为1s的闸门),计算这1s的时间内,被测信号计数了多