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myprojects
- 同步数字复接的设计及其FPGA实现 在简要介绍同步数字复接基本原理的基础上，采用VHDL语言对同步数字复接各组成模块进行了设计，并在ISE集成环境下进行了设计描述、综合、布局布线及时序仿真，取得了正确的设计结果，同时利用中小容量的FPGA实现了同步数字复接功能。 基群速率数字信号的合成设备和分接设备是电信网络中使用较多的关键设备，在数字程控交换机的用户模块、小灵通基站控制器和集团电话中都需要使用这种同步数字复接设备。近年来，随着需要自建内部通信系统的公司和企业不断增多，同步数字复接设
multiratefilterdesign
- 自己编写多速率滤波器设计，采用VHDL语言，通过FPGA实现-I have written multi-rate filter design using VHDL language, through the FPGA to achieve
22_multi_speed_filter
- 基于FPGA的多速率滤波器的设计，verilog设计的，QII开发环境-FPGA-based multi-rate filter design, verilog design, QII development environment
FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时，可能需要FPGA 具有以多个时钟运行的多重数据通路，这种 多时钟FPGA 设计必须特别小心，需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟，以及如何 进行布线，本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
SG_FPGA
- 2006年电子设计竞赛二等奖，多功能函数、信号发生器核心器件FPGA内部的原理图，主要模块用VHDL代码描述，包括PLL、相位累加器、波形算法和正弦波查找表，可实现0.005Hz~20MHz的多波形信号产生，频率步进值0.005，输出接100MSPS速率的DAC--AD9762-Electronic Design Competition 2006, second prize, multi-function signal generator within the core of the devic
cicfilter
- 基于多速率信号处理原理,设计了用于下变频的CIC抽取滤波器,由于CIC滤波器结构只用到加法器和延迟器,没有乘法器,很适合用FPGA来实现-This article describes the design of a CIC filter based on the signal processing theory.Because of its structure only using the adder and the delay devices without multiplier,it is
A-Fast-CRC-Implementation-on-FPGA
- CRC错误检测是一个非常 电信应用上常见的功能。 对提高数据速率的发展要求 更多和更sofisticated实现。 在本文中，我们提出了一个方法来实现 管道结构为基础的CRC功能 多项式除法。它非常有效地改善 高速性能，允许从1 Gb / s的数据传输速率 4千兆位/秒，基于FPGA implementions根据 并行化水平（8至32位）。- The CRC error detection is a very common functio
channel_loss
- 数字中频接收机,有助于您加深对多速率信号处理机中频数字接收机设计的理解-IF digital receiver can help U understand the principle of digital receiver.
CIC_filter_implement
- 实现CIC抽取滤波器，在多速率通信中经常需要用到的CIC抽取滤波器-CIC decimation filter implemented in the multi-rate communications often need to use the CIC decimation filter
wishbone
- Wishbone规范具有如下特点:简单、紧凑，需要很少的逻辑门 完整的普通数据据传输总线协议，包括单个读写、快传输、读一修改一写周期、事件周期 数据总线宽度可以是8-64位 支持大端(big-endian)和小端(litle-endian)，接口自动完成两者之间的转换。支持存储器映射、FIFO存储器、交叉互联 握手协议，允许速率控制 可以达到每个时钟周期进行一次数据传输 支持普通周期结束、重试结束、错误结束等总线周期形式 支持用户自定义的标志:采用MASTER/SLAVE体系结构 支持多点进程(
firtesmul
- 基于FPGA的FIR滤波器实现，并行乘法实现，运行速率快但占用资源多。-FPGA-based FIR filter, parallel multiplication achieve faster run rate but take up more resources.
fifo
- 先进先出模块，该模块可以用来调节数据的速率，而且可以作为暂时存储器使用，一般的FPGA调试时使用较多。-frist in frist out
i2c_slave
- iic slave端，项目中已经用过，可用适用所有传输速率，板间通信，接口少的情况下，可用该程序实现多参数传输，状态监控。(The IIC slave terminal has been used in the project. It can be applied to all kinds of transmission rate, inter board communication and less interfaces. The program can achieve multi param
好-无线通信FPGA设计-Xilinx
- 《无线通信FPGA设计》以Xilinx公司的FPGA开发平台为基础，综合FPGA和无线通信技术两个方向，通过大量的FPGA开发实例，较为详尽地描述了无线通信中常用模块的原理和实现流程，包括数字信号处理基础、数字滤波器、多速率信号处理、数字调制与解调、信道编码、系统同步、自适应滤波算法、最佳接收机，以及WCDMA系统的关键技术。《无线通信FPGA设计》概念明确、思路清晰，追求全面、系统、实用，使读者能够在较短的时间内具备无线通信领域的FPGA开发能力。(The design of wireless