搜索资源列表
fft_debug
- 能进行32位浮点数fft运算的VHDL描述。-can float for 32 fft Operational VHDL descr iption.
fpu
- 使用VHDL语言描述的单精度浮点处理器。源代码来自国外网站。可实现单精度浮点数的加减乘运算。
CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即
pi_ctrl
- VHDL实现PI调节的算法。内部使用整数计算，避开了浮点数的运算。仿真结果正确
verilog32位浮点数乘法器
- 采用verilog写的32位浮点数乘法器，组合电路，只需要一个时钟周期就可完成运算
fudianshuyunsuan
- 介绍一组浮点数的运算代码，包括加减乘除运算的VHDL代码实现-Introduced a set of floating-point code of the operation, including addition and subtraction multiplication and division operations to achieve the VHDL code
Double_FPU
- 详细介绍双精度浮点数据的格式，以及加减乘除运算的实现方法-Details of the format of double-precision floating-point data, and the realization method of addition and subtraction multiplication and division
cpu
- 16位元浮点数CPU,可作运算,以VHDL编写-16-bit floating point CPU, can be used for computing in order to prepare VHDL
在VHDL中实现高精度快速除法
- 高精度的浮点数除法运算，基于浮点运算的FPGA实现，单精度浮点数-High-precision floating-point division operation, the FPGA based on the realization of floating-point operations, single precision floating point
fpuvhdl_latest.tar
- 浮点数运算的FPGA实现，包括仿真文件。-FPGA realization of floating-point operations, including the simulation file
Floating-Point-Adder
- 浮点数加法器IP核的vhd设计。浮点数加法运算是运输中使用最高的运算，结合vhdl和EPGA可编程技术，完成具有5线级流水线结构、符合IEEE 754浮点标准、可参数化为单、双精度的浮点数加法器。-Floating point adder design IP core vhd. Floating-point addition operation is used in most transport operations, combined with vhdl and EPGA programmab
fpu_v19
- 浮点数运算的VHDL代码实例，实现CPU浮点运算-failed to translate
BCD_divid_new
- VHDL语言编写的8位BCD除法器，可以实现浮点数计算，只支持正数运算，并用isim进行仿真-VHDL language 8 BCD division, can achieve floating-point calculations, which only supports a positive number arithmetic, and use isim simulation
altfp_log
- 浮点数 log运算模块 verilog语言编写 可直接调用-Log floating point arithmetic module can directly call verilog language
altfp_mult_abs
- 浮点数 乘法器带绝对值运算 verilog语言编写 可直接调用-Floating-point multiplier verilog language with absolute operation can be called directly
NIOS2float
- NIOS II中计算浮点数乘除法的函数，可以极大地缩短浮点数运算的执行时间。-Floating-point multiplication and division of functions computed NIOS II, can greatly shorten the execution time of floating point operations.
eetop.cn_利用FPGA实现浮点运算的verilog代码
- 计算机里整数和小数形式就是按普通格式进行存储，例如1024、3.1415926等等，这个没什么特点，但是这样的数精度不高，表达也不够全面，为了能够有一种数的通用表示法，就发明了浮点数。 浮点数的表示形式有点像科学计数法（*.*****×10^***），它的表示形式是0.*****×10^***，在计算机中的形式为 .***** e ±***），其中前面的星号代表定点小数，也就是整数部分为0的纯小数，后面的指数部分是定点整数。利用这样的形式就能表示出任意一个整数和小数，例如1024就能表示成0.
iir_2n_ip_float_demo
- 使用altera提供的ip核，实现了浮点数运算的2阶iir滤波器，结果与matlab运算结果相同。(Using the IP core provided by Altera, the 2 order IIR filter of floating point operation is implemented, and the result is the same as that of MATLAB operation.)
float_mult32x32.v
- verilog 语言写的FPGA内部实现硬件浮点乘法器的源码，两个时钟周期完成一次浮点乘法运算(The FPGA language written in Verilog implements the source of the hardware floating point multiplier, and completes the floating point multiplication operation in two clock cycles.)
基于VHDL实现单精度浮点数的加-减法运算
- vhdl 加法器和减法器 希望对VHDL的同学有参考作用(VHDL adder and function as relative reference)