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FPGAdigitaltimer
- 本设计要实现一个具有预置数的数字钟的设计,具体要求如下: 1. 正确显示年、月、日 2. 正确显示时、分、秒 3. 具有校时,整点报时和秒表功能 4. 进行系统模拟仿真和下载编程实验,验证系统的正确性 -designed to achieve this with a number of preset clock design, and specific requirements are as follows : 1. Display correctly, , 2. d
wtut_vhd
- 有关秒表的设计，很详细，包括测试文档，已经通过仿真。可供参考
wtut_ver
- verilog HDL语言编写的数字秒表，仿真已经通过，可供参考
EDAreport
- 用VHDL实现秒表功能，即使时间为60分钟，实验报告格式，代码在文档最后。仿真软件使用quartus2-Using VHDL stopwatch function, even if the time is 60 minutes, the test report form, the code at the end of the document. Simulation software use quartus2
watch
- 基于verilog-HDL的电子秒表电路，采用quartusII72编译仿真，经下载测试通过。-Verilog-HDL-based electronic stopwatch circuit simulation using quartusII72 compiled by downloading the test.
run_watch
- 提供一个数字秒表的EDA设计实例，内故有VHDL源代码，并有运行仿真图。-To provide a digital stopwatch the EDA design example, it is within the VHDL source code, and run the simulation of Fig.
stopwatch
- 一个用VHDL编写的秒表程序，可用Max+PlusII仿真-Prepared by a stopwatch with VHDL procedures, Max+ PlusII simulation can be used
szmiaobiao
- 应用VHDL语言设计数字系统，很多设计工作可以在计算机上完成，从而缩短了系统的开发时间，提高了工作效率。本文介绍一种以FPGA为核心，以VHDL为开发工具的数字秒表，并给出源程序和仿真结果。 -Application of VHDL language design digital systems, a lot of design work can be completed on the computer, thereby reducing system development time a
miaobiao
- quartusii软件仿真实验代码 秒表 24小时计时-quartusii software simulation code stopwatch 24 hour time
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- 】文章介绍了用于体育比赛的数字秒表的VHDL 设计, 并基于FPGA 在MAXPLUS2 软件下, 采用ALTRA 公司FLEX10K 系列的EPF10K10LC84- 4 芯片进行了计算机仿真-】 This article introduces digital stopwatch for sports competition in the VHDL design and FPGA-based software in MAXPLUS2, using ALTRA company FLEX10K
EDA
- EDA实验指导书,包括简单逻辑电路设计与仿真、寄存器电路设计仿真与下载、数字秒表的设计等-EDA experimental instructions, including simple logic circuit design and simulation, circuit design, simulation and register to download, the design of digital stopwatch
Digital-stopwatch-design
- 数字秒表的设计报告，用VHDL语言编写程序，实现分析讨论中各种功能，分别进行编译并生成相应的模块，然后将这些模块连接起来形成电路图，并进行编译、仿真。-Digital stopwatch design reports, using VHDL language programming, analysis and discussion of various functions to achieve, respectively, to compile and generate the correspo
A
- 基于CPLD的VHDL语言数字钟(含秒表)设计及程序 利用一块芯片完成除时钟源、按键、扬声器和显示器（数码管）之外的所有数字电路功能。所有数字逻辑功能都在CPLD器件上用VHDL语言实现。这样设计具有体积小、设计周期短（设计过程中即可实现时序仿真）、调试方便、故障率低、修改升级容易等特点。-The VHDL language based on CPLD digital clock (including a stopwatch) design and program By usin
EXP6
- 基于Verilog 的实现秒表的程序 先要安装Quartus II 6.0 可用看到时序仿真-To achieve a stopwatch program Verilog to install Quartus II 6 can be used to see the timing simulation based on
Timer
- Verilog编写的多功能秒表，Quartus仿真及硬件测试通过。-Verilog prepared by the multi-function stopwatch, Quartus simulation and hardware testing through.
stopwatch-based-on-VHDL
- 基于VHDL的电子秒表的设计，使用VHDL语言描述一个秒表电路，利用QuantusII软件进行源程序设计，编译，仿真，最后形成下载文件下载至装有FPGA芯片的实验箱，进行硬件测试，要求实现秒表功能。-Design of electronic stopwatch based on VHDL
second
- 利用Verilog HDL语言进行数字系统设计实现秒表的设计，涵盖原理图设计、文本设计以及进行波形仿真，并有对应的报告。报告中还包括BCD/7段译码集成电路74LS47仿真实验、单管分压式稳定工作点偏置电路仿真实验和8路智力竞赛抢答器电路设计-Use Verilog HDL language design and implementation of digital systems design stopwatch, covering schematic design, text, design,
miaobiao
- 在Quartus II 环境下利用Verilog语言编写的秒表程序，包含模块化器件和仿真波形-In the Quartus II environment, use Verilog language stopwatch procedures, including modular devices and simulation waveforms
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- 课程设计设计主要使用了VHDL语言，采用的开发软件是Quartus-II，设计一个循环彩灯控制器和数字显示秒表。在Quartus-II开发平台下进行了编译、仿真。-Cycle lantern controller and digital display stopwatch
miaobiao
- 秒表数码管实现，通过仿真验证，已下载到板子验证(The realization of the stopwatch digital tube)