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frequency_meter_VHDL
- 一个用VHDL完成的8位数显的16进制的频率计-a VHDL completed 8 of 16 significant median band of frequency meter
7vhdl
- 16 进制段位数码译码扫描显示，用VHDL编写计数器并完成计数显示
Counter
- VHDL硬件描述，使用环境为Quartus2 6.1 分别为16进制及60进制计数器的源代码
verilog_show10
- 基于VHDL编写的10进制显示输出，基于16进制的10进制控制，适合初学者-VHDL-based display output written in decimal, hexadecimal, 10 hexadecimal-based control, suitable for beginners
UART
- AVR单片机串口程序 很好用的串口程序，可以发送16进制和ASC-AVR RS232
freq
- 本程序是基于vhdl语言的8位16进制频率计，待测频率范围是1HZ~100MHZ。-This procedure is based on the vhdl language 8 16 hex frequency, frequency range tested 1HZ ~ 100MHZ.
22
- 使用VHDL实现16进制的计数器的算法程序-Use VHDL to achieve 16 of the counter-band algorithm procedure
Led
- 本程序有效的防止了按键的抖动，可以移植于各种需要按键防抖的程序，本程序是功能为按键防抖16进制减法计数器-debounced counter VHDL
DIP_PB_Counter
- 本程序有效的防止了按键的抖动，可以移植于各种需要按键防抖的程序，本程序是功能为按键防抖16进制减法计数器-This procedure prevents the effective jitter keys can be transplanted into a variety of procedures need to Anti-Shake button, the program is anti-shake function for the key 16 counter-band subtract
FREQTEST.tar
- VHDL写的16进制显示数字频率计，用8位数码管显示-16 hexadecimal display digital frequency meter VHDL
xianshi_hs
- 用调用函数的方式编写的共阳数码管16进制显示的程序。可方便扩展显示位数。-Call the function with the way Yang prepared a total of 16 hexadecimal display of digital control procedures. Can be easily extended display digits.
xianshiqi
- 4位数码管显示程序，16位入口地址，可以直接显示4位16进制数-Four digital tube display procedures, 16 entrance, can directly address that four hexadecimal number
ps2
- PS2断码和通码的16进制，供大家学习，共同提高，-PS2 break codes and pass codes 16 hex, for everybody to learn and improve together,
adder4-7seg
- 这段程序主要是实现了两个16进制的数据相加减，主要思想是由32位的进位加法器的来。目标板是spartan 3的实验板。-This program is to achieve a two-phase addition and subtraction of data 16 hex, the main idea is to carry the 32-bit adder to. Target board is spartan 3 development board.
SEG_static
- SEG_static ，7段数码管译码及静态显示 此实验主要实现7段数码管（共阴极）的译码。拨动开关SW[3..0]代表输入的16进制数，译码电路将此16进制数转译成数码管上的段码，并静态地显示出来。-SEG_static, 7 segment LED decoder and the main achievement of this experiment the static display 7 segment LED (common cathode) decoding. Toggle swit
the-keys
- 按键发送数据程序,四个按键，依次通过串口发送16进制的80，81，82，83-the keys
source
- FPGA驱动八位数码管，做为16进制计数器。-16 counter,using verilog HDL
VHDL_counter
- 实验要求：用VHDL语言设计一个16进制加减计数器，计数方向可以由外界输入信号控制，带有清零和置位，输出除了包括计数值外还应包括进位和借位。-Design a VHDL counter
qiduanxianshiyima
- 利用译码程序在FPGA/CPLD中实现16进制数的译码显示.通过EDA原理图设计方法利用prim库中7448芯片进行7段译码显示-Using decode program FPGA/CPLD realized in hexadecimal number decoding display. Through the EDA principle diagram design method using the prim library 7448 chips for 7 period of decodin
彩色图片转换16进制数据用此代码
- 彩色图片转换 16进制数据用此代码---基于fpga的图像处理(Using this code to convert 16 - band data in a color picture)