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VGA-a353
- PROGRAM FILE ...... XILINX ISE DESIGN....2014
2014-4-23
- 正弦信号发生器，rom78需要自己设置。请参考其他资料-Sinusoidal signal generator
i2s_latest
- Details Name: i2s Created: Mar 22, 2004 Updated: Jan 10, 2014 SVN Updated: Mar 10, 2009 SVN: Browse Latest version: download Statistics: View Other project properties Category: Communication controller Language: VHDL De
Motor_test
- 大象转身需要时间。在张近东的棋局里，零售业的未来并不是纯电商，阿里和京东只代表阶段性的成果。他认为O2O才是未来，提出了“一体两翼”的转型目标，要把苏宁打造成一家互联网零售为主体，线上线下融合发展的巨无霸。为此，苏宁在2014年年初成立了大运营总部，打通了线上和线下的组织壁垒；在物流端，苏宁成立了独立的物流公司，铺设了全新的-NonVolatileConfigurationRegister NonVolatileReg () VolatileEnhancedConfiguration
siga
- 2014电子设计大赛e题固件模块代码，很好的实现功能。-2014 electronic design contest e Title firmware module code, very good to achieve function.
CLK_DIV_IP_packager
- Vivado IP packager的实例。Vivado版本2014.2，使用Verilog语言对一个分频程序打包。-Examples of Vivado IP packager. Vivado version 2014.2, using the Verilog language for a division of the program package.
vivado_2014-4_2015-2_64bit
- vivado 2014.4-2015.2 64bit的全部license-vivado 2014.4-2015.2 64bit license
tiaozhi
- 基于verilog HDL的数字正交解调FPGA实现，仿真结果验证正确，IDE为vivado 2014- U57FA u4E8Everilog HDL u7684 u6570 u5B57 u6B63 u4EA4 u89E3 u8C03 u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u6B3 u786E uFF0CIDE u4E3Avivado 2014
jietiao
- 基于verilog HDL的数字正交（调制）FPGA实现，仿真结果验证正确。vivado 2014- U57FA u4E8Everilog HDL u7684 u6570 u5B57 u6B63 u4EA4 uFF08 u8C03 u5236 uFF09FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u6B63 u786E u3002vivado 2014
PLX_SDK_v7_11_Final_2014-03-04
- PLX公司最新PCI开发工具包 2014-03-04最新版本(PLX Latest PCI Development Kit 2014-03-04 The latest version)
project_2_10010
- 检测的序列10010的一个小程序，用vivado做的(A program for detecting sequence '10010' powered by vivado 2014.4)
现代信号处理2014真题
- 网易旗下利用大数据技术提供移动互联网应用的子公司,过去8年,先后推出有道词典、有道翻译官、有道云笔记、惠惠网、有道推广、有道精品课、有道口语大师等系列产品。(NetEase's subsidiary of big data technology provides mobile Internet applications. In the past 8 years, it has launched products such as Youdao Dictionary, Youdao translat
demodulation
- 基于verilog HDL的BPSK解调的FPGA实现，仿真结果验证良好。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684BPSK u89E3 u8C03 u7684FPGA u5B9E u73B0 uFF0C u4EFF u771F u7ED3 u679C u9A8C u8BC1 u826F u597D u3002IDE u4E3Avivado 2014)
cordic
- 基于verilog HDL的cordic算法FPGA实现。省去繁琐的乘法开方计算。IDE为vivado 2014( U57FA u4E8Everilog HDL u7684cordic u7B97 u6CD5FPGA u5B9E u73B0 u3002 u7B1 u53BB u7E1 u7410 u7684 u4E58 u6CD5 u5F00 u65B9 u8BA1 u7B97 u300BIDE u4E3Avivado 2014)