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CH5CH4CH2CH1VHDL 数字电路参考书所有程序5
- CH4CH2CH1VHDL 数字电路参考书所有程序5-CH4CH2CH1VHDL digital circuit reference all proceedings 5
66_FIR
- 这是一个VHDL写的FIR模块，我的编译环境是QuartusII 5.0-This is a VHDL modules written FIR, I compiler environment is Quartus II 5.0
Example-2-5
- 这些是verilog编程实例5,仅供参考-These are examples of Verilog Programming 5 for reference
N-0.5fenpinqi
- vhdl N-0.5分频方法设计，可以输入任意数值N，即分得到N－0.5的频率。-vhdl N - 0.5-frequency method, we can input arbitrary numerical N, namely, to be N - 0.5 frequencies.
rs-5-3
- 学习使用FPGA做一些简单的编码器,RS(5,3)编码就是5个字符中有5-3=2两个校正字
sin
- 基于Quartus II 5.0编写的正弦波发生器，可控频率，用vhdl编写的
ISE_lab17
- 本实验使用 XILINX 提供的IP 核，并例化该IP 核来实现正弦信号发生器的功能。由于 ISE 中有DDS（Direct Digital Synthesizer 5.0）IP 核，因此只需要编写一个顶层文件来调用 Core Generator 生成的IP 即可。-This study provides the IP core using the XILINX, and cases of the IP core to achieve the sinusoidal signal gene
Taxi-automatic
- 本项目实现一个出租车自动计费器。计费包括起步价、行车里程计费、等待时间计费三部分，用四位数码管显示总金额，最大值为999.9元。起步价为5.0元，3公里之内按起步价计费，超过3公里，每公里增加1元，等待时间单价为每1分钟0.1元。用两位数码管显示总里程，最大值为99公里，用两位数码管显示等待时间，最大值为99分钟。-The project achieved a taxi meter automatically. Billing, including starting, mileage charg
ModelSim6.5_March_9_2009.rar
- Modelsim6.5 2009年官方培训教程,Official Modelsim6.5 2009 Training Course
modelsim_6.3f_6.4b_6.5_crck.ra
- 目前这个生成的key在modelsim se 6.3f 6.4b 6.5测试没问题。因为这几个版本是我逐步升级的，应该说从6.3f~6.5的都可以用。测试环境为windows xp sp3. vista没有测试。按理说是一样的。使用过程中遇到的一些问题的解决办法关于key里面生成中文字符的情况产生原因是，windows当前用户名和主机名是中文，修改之后重新生成一次。在安装的时候要设置环境变量LM_LICENSE_FILE，指向lincense的的路径和文件名。需要在cmd下使用modelsim的
modelsim-win32-6.5-se_Crack
- modelsim-win32-6.5-se 解破文件。 功能全。可以用到2020年。可以用于VHDL,VERILOG, system C 等模拟及混合模拟。-modelsim-win32-6.5-se solutions broken files. full loaded. expired in 2020.. Can be used for VHDL, VERILOG, system C simulation and mixed simulation.
TFT
- 3.5寸TFT FPGA驱动程序,2C8驱动扫描TFT屏实现色条-TFT DV for FPGA
cpu
- 5 stage pipeline CPU, verilog HDL code-5 stage pipeline CPU
53lift
- 几篇关于5，3小波FPGA硬件实现的文章，很有帮助-5,3 wavelet few on FPGA hardware implementation of the articles, very helpful
Virtex-5family
- Virtex™ -5 系列提供 FPGA 市场中最新最强大的功能。Virtex-5 系列采用第二代 ASMBL™ （高级硅片组合模块）列式架构， 包含四种截然不同的平台（子系列），比此前任何 FPGA 系列提供的选择范围都大。每种平台都包含不同的功能配比，以满 足诸多高级逻辑设计的需求。-Virtex ™ -5 family provides the latest FPGA market, the most powerful features. Virtex-5 s
taxibillingsystemVerilog
- 在Quartus II 5.0环境下，开发此出租车计费系统，可以对出租车的不同情况计费，精确至0.5元-In Quartus II 5.0 environment, the development of the taxi billing system can be of different situations on the taxi billing, accurate to 0.5 yuan
5_lined_cpu
- 简单5级流水线CPU的verilog逻辑设计-Simple line 5 of the CPU logic design verilog
Libero8.5_UG
- Libero集成设计环境(IDE)8.5版本，这套完整的软件设计工具系列已进一步扩展，支持新近推出的nano版本IGLOO和ProASIC3现场可编程门阵列(FPGA)。-Libero Integrated Design Environment (IDE) 8.5 version, this complete series of software design tools have been further expanded to support the recently introduced
Altera_FPGA_develop(QuartusII_7.2_ModelSim_6.5).ra
- Altera FPGA开发说明（QuartusII 7.2 & ModelSim 6.5）.pdf 建立和编译QII项目 modelsim功能仿真 QII引脚分配 modelsim时序仿真（建立Altera仿真库） QII下载 -Altera FPGA Development Descr iption (QuartusII 7.2 & ModelSim 6.5). Pdf project to establish and build QII QII pin ass
FPGACPLDXilinx-ISE-5.X--verilog
- FPGACPLD设计工具Xilinx ISE 5.X使用详解》配套光盘-FPGACPLDXilinx ISE 5.0--verilog