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15example
- 夏宇闻老师的verilog数字系统设计教程书上的所有例题的源程序15章-XIA Yu-Wen teachers verilog digital system design tutorial books, all of the source code Example Chapter 15
FPGA
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Chapter15-Adder
- 书籍《精通Verilog HDL语言编程》中第15章的程序实例代码,是关于常用加法器的设计的,对于初学者有一定的帮助-Books "Proficient in Verilog HDL language programming" in Chapter 15 of the procedure code, common adder design have some help for beginners
sequence_detector(6-state)
- 将《Verilog数字系统设计教程》(夏宇闻)一书中第15章的源代码进行了改进,由原来的8状态精简到6状态,同样可以实现要求的功能,对于重叠出现的特定序列也可以检测到。(The source code of Chapter 15 of the Verilog Digital System Design Tutorial (Xia Yuwen) has been improved from the original 8 state to the 6 state, and the required