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ep1c629_dds
- 直接数字式频率合成器dds源代码加测试代码-Direct Digital Frequency Synthesizer dds source code plus test code
wcy
- FPGA-based direct digital synthesizer (DDS) design (source code)
jiyufpgazhijiepinlvhechengqi
- FPGA的直接频率合成器的设计,新颖独特,很好的频率合成器的参考资料,尤其是运用逻辑门阵列的有参考价值.-Direct frequency synthesizer FPGA design, novel and unique, good reference frequency synthesizer, in particular the use of logic gate arrays have reference value.
dds
- Direct Digital Synthesis
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- 直接数字合成器中贝塞尔低通滤波器设计。非常适应-Direct digital synthesizer Bessel low-pass filter design. Is to adapt
CompletethedirectsequencespreadspectrumsystemPNpre
- 完成直接序列扩频系统的伪码精确同步，并用FPGA进行实现-Complete the direct sequence spread spectrum system PN precise synchronization, and implementation with FPGA for
Realization_of_FPGA_for_LDPC_encoding
- 低密度奇偶校验码(简称LDPC码)是目前距离香农限最近的一种线性纠错码，它的直接编码运算量较大，通常具有码长的二次方复杂度．为此，利用有效的校验矩阵，来降低编码的复杂度，同时研究利用大规模集成电路实现LDPC码的编码．在ISE 8．2软件平台上采用基于FPGA的Verilog HDL语言实现了有效的编码过程，为LDPC码的硬件实现和实际应用提供了依据-Abstract：Low．density parity·check code(LDPC code)is a kind of linear eror
PS2_kebord_controller
- PS2键盘控制器的VHDL源码，用FPGA直接读取键盘的输入并显示。-PS2 keyboard controller VHDL source code, with a direct FPGA to read keyboard input and displayed.
Three-stage-state-machine
- 状态机是逻辑设计的重要内容，状态机的设计水平直接反应工程师的逻辑功底，所以许 多公司的硬件和逻辑工程师面试中，状态机设计几乎是必选题目。本章在引入状态机设计思想的基础上，重点讨论如何写好状态机。-State machine is an important part of logic design, state machine design engineers a direct response to the logic level of skills, so the company s ha
dds
- 直接数字频率合成器的设计,可以借鉴一下。-Direct Digital Synthesizer
dma
- This direct memory access (DMA) source code.-This is direct memory access (DMA) source code.
12.4Uart
- 最简单的verilog串口发送接收源代码,已经上机调试,请放心,直接使用-Simple transmit and receive serial verilog source code, has been on the machine commissioning, please rest assured, direct use
vhdl2
- vhdl语言正弦信号发生器设计，传统的用分立元件或通用数字电路元件设计电子线路的方法设计周期长,花费大, 可移植性差。本文以正弦波发生器为例,利用EDA 技术设计电路,侧重叙述了用VHDL 来完 成直接数字合成器(DDS) 的设计,DDS 由相位累加器和正弦ROM 查找表两个功能块组成,其 中ROM查找表由兆功能模块LPM-ROM来实现。-The traditional use of discrete components or general purpose digital cir
Example-4-8
- always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于描述那些相对简单的组合逻辑，信号一般被定义为wire型，常用
ourdev_461286
- 时钟分频器源代码，使用在fpga中，直接可以使用的源代码-Clock divider source code, used in the fpga, direct source code can be used
dds_xu
- 直接数字频率合成器的VHDL完全源码，经测试可以正常使用，仿真正常-Direct Digital Frequency Synthesizer
FPGA-VHDL-DDS
- 这是基于FPGA的直接数字频率合成器的程序，是VHDL语言-This is based on FPGA for direct digital frequency synthesizer program that is VHDL language
DDR-SDRAM
- 本应用指南描述了在 Virtex™ -4 XC4VLX25 FF668 -10C 器件中实现的 DDR SDRAM 控制器。该实现运用了直接时钟控制技术来实现数据采集，并采用自动校准电路来调整数据线上的延迟。-This application note describes a Virtex ™ -4 XC4VLX25 FF668-10C to implement the DDR SDRAM device controller. The clock control to ach
DDS
- 用FPGA实现DDS数字式频率合成器（Direct Digital Synthesizer）-FPGA implementation using digital frequency synthesizer DDS (Direct Digital Synthesizer)
dds
- 基于fpga的数字移相信号发生器，本文设计的数字相移信号发生器以直接数字频率合成（DDS）技术为核心，用现场可编程门阵列（FPGA）来实现频率和相位的预置和改变，并完成信号的频率和相位差显示。设计中采用的是直接数字频率合成（DDS）技术-Fpga-based Digital Signal Generator shift, the paper design of digital phase-shift signal generator for direct digital frequency sy