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搜索资源列表

  1. seg

    0下载:
  2. 一个时钟程序,还有跑表,感觉相当不错的,有需要就下载吧
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:2.04kb
    • 提供者:土波
  1. seg

    0下载:
  2. 7段数码管显示的VHDL语言,适合初学者用,相当不错的
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:799byte
    • 提供者:土波
  1. seg

    0下载:
  2. 自己做的开发板,基于epm7064slc44-10控制数码管显示0-F。有助于初学者学习。
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:223.39kb
    • 提供者:杨少栋
  1. lab4showTAs

    0下载:
  2. 4 seg display, button debouncer, and controller for parking meter
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:710.75kb
    • 提供者:notjustcarbon
  1. SSC

    0下载:
  2. Implement the 7 segment diplay on spartan 3
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:3.82kb
    • 提供者:spartanjoel
  1. freq_meter

    0下载:
  2. Frequency meter Verilog implementation for Xilinx XC2C256. MT10T7 7-seg LCD used for output.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-12-04
    • 文件大小:651.94kb
    • 提供者:Nick
  1. seg

    0下载:
  2. 用VHDL编写的数码管显示程序(数码管共用数据线),带有进制转换功能-Written in VHDL, digital tube display program (digital control shared data line), with a binary conversion
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:698.07kb
    • 提供者:jizhen
  1. seg

    0下载:
  2. SEG ovladac na segmentovku
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:100.35kb
    • 提供者:Mirek
  1. seven_lcd

    0下载:
  2. 七段数码管显示的时钟程序VHDL代码 ISE编译环境-SEVEN seg VHDL ISE CLOCK
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:580.11kb
    • 提供者:gaoshang
  1. seg

    0下载:
  2. 程序说明: 本次实验控制开发板上面的数码管。 \1-f文件夹里面的程序控制数码管从1开始显示,逐渐加1,一直到f。 \1234文件夹里面的程序控制数码管显示1234。 目录说明: 工程在\project文件夹里面 源文件和管脚分配在\rtl文件夹里面 下载文件在\download文件夹里面,.mcs为PROM模式下载文件,.bit为JTAG调试下载文件。-Procedure Descr iption: This development board above th
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:427.42kb
    • 提供者:军军
  1. seg

    0下载:
  2. 数码管显示(verilog) 自己写的 在数码管上显示01234567 动态显示-Digital LED display (verilog) himself wrote in the digital tube display 01234567 dynamic display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:589byte
    • 提供者:Along
  1. speed_measure_on_7_segment

    0下载:
  2. Period method of frequency measuring (change constant to speed measure). DE2 Board Quartus project. Input signal on GPIO, result on 7seg, start/stop with key[0].
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:39.8kb
    • 提供者:shaitan
  1. wodewenjian

    0下载:
  2. 基于FPGA的电梯控制系统的设计 将电梯的运行状态划分为开门,一层,二层,三层,四层五个状态,设一层开门为电梯的初始状态,up1,up2,up3分别作为一层,二层,三层的上升请求,四层没有上升请求;down2,down3,down4分别作为二层,三层,四层的下降请求,同理一层是没有下降请求的;s1,s2,s3,s4分别作为一层,二层,三层,四层的停站请求;x1,x2,x3,x4分别作为一层,二层,三层,四层的停站请求显示;door作为门的状态,“0”表示关,“1”表示开;mode作为电梯的运
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:993byte
    • 提供者:吴海霞
  1. seg

    0下载:
  2. 用verilog语言实现数码管控制工作,有问题可以qq咨询,516998649-use the verilog language to drive the seg
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-15
    • 文件大小:21.07kb
    • 提供者:badegg
  1. verilogiic1121

    0下载:
  2. i2c的verilog程序,通过写入eeprom再读出并在seg数码显示管上显示来进行验证-i2c' s verilog program eeprom read by writing out and in the seg digital display tube display to verify
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:462.64kb
    • 提供者:zhangjian
  1. seg

    0下载:
  2. verilog编写的时钟分频程序和数码管显示程序-verilog
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:39.74kb
    • 提供者:yinhailin
  1. lab9_0~60

    0下载:
  2. 顯示0~60的循環數,可顯示在SEG上方!-Showing 0 to 60 cycles, SEG can be displayed in the top!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1005byte
    • 提供者:shang
  1. seg

    0下载:
  2. 这是用verilog 编写的静态数码管实验,初级,实用,挺好的例程-It is written in verilog static digital test, primary, practical, very good routine
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-16
    • 文件大小:3.78mb
    • 提供者:blue
  1. 8-SEG-LED-Board

    0下载:
  2. 基于FPGA的EPM 1270芯片开发板的8 SEG LED Board Verilog程序,已通过测试,能正常使用,引脚已配好。-Based the EPM 1270 chip FPGA development board 8 SEG LED Board Verilog program has been tested normal use, the pin with a good.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-05
    • 文件大小:321.14kb
    • 提供者:周涛
  1. spartan3E-seg-driver

    0下载:
  2. spartan3E seg display driver-spartan 32 seg display driver
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:143kb
    • 提供者:王永刚
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