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  1. asi

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  2. 在公司做的一个用FPGA实现的数字电视系统中 ASI转TS流的程序-done in the company of an FPGA using the digital television system to ASI TS flow procedures
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.63kb
    • 提供者:无朝
  1. MPEG

    0下载:
  2. MPEG-2TS 流嵌入控制数据的设计,设计的要求是用控制数据替换MPEG-2 TS 流中的空帧
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:246.28kb
    • 提供者:wq
  1. MPEG-2_TS

    0下载:
  2. MPEG2中的TS流!讲解怎么用控制信息代替空包!-MPEG2 in TS stream! Explain how to use control information in place of empty packet!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-29
    • 文件大小:43.22kb
    • 提供者:dragon
  1. DEMUX

    0下载:
  2. Demultiplexor vhdl code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:521byte
    • 提供者:Avatar
  1. RS_ENCODER

    0下载:
  2. DVBC RS编码,标准TS流输入输出接口!-DVBC RS encoder
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:2.6kb
    • 提供者:sun mingang
  1. asi_framesync

    0下载:
  2. 从串行TS流中找到同步头,生成标准并行TS流的方法!-Be found in TS stream from the serial sync header to generate the standard method of parallel TS stream!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.52kb
    • 提供者:sun
  1. 621739486

    0下载:
  2. 别是需要嵌入的控制数据、相应的字节时钟和数据使能。实现要求:TS流中的空帧很多,将某些空帧(188字节)全换为控制数据DIN(即在该空帧位置处构成一新的数据帧),按照TS流格式进行传输。TS流数据帧中的数据和控制数据不能出现丢失-nothing
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-17
    • 文件大小:45.79kb
    • 提供者:danny
  1. kongbao2

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  2. 信道传输中所需的TS码流仿真包,数字电视的类似信号格式,VHDL编写,简单明了,希望对大家有帮助-The desired channel transmission simulation package TS stream, similar signal formats of digital TV, VHDL written, clear and simple, we want to help
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:990byte
    • 提供者:欧阳凯
  1. ASI_IN1_and_ASI_OUT1

    0下载:
  2. 这是对于从卫星接收下来的TS流,有两路流,对其选择,其中包括同步模块,PCR校正模块,码率调整模块-This is received from the satellite down for the TS stream, there are two streams of their choice, including the synchronization module, PCR correction module, rate adjustment module
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-10
    • 文件大小:2.31mb
    • 提供者:庄敏敏
  1. fpga

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  2. TS流接收机上用的FPGA代码主要是把并行的TS流转成串行的ASI借口-TS stream FPGA code on the receiver is mainly used to flow into parallel serial ASI TS excuse
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.59mb
    • 提供者:LIUSHIJUN
  1. ts_rate

    0下载:
  2. ISO13818-1 TS包头查找同步算法,同时按照TR101290规范检测同步的各种错误-ISO13818-1 TS header to find synchronization algorithm, while simultaneously detected by TR101290 various error norms
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:788byte
    • 提供者:gc.wu
  1. pes2es_top

    0下载:
  2. 基于MPEG2的视频解复用的设计,正确的分析PES包,得到音视频的基本流。该模块效率很高。-The module is mainly used for synchronous detection MEPGII TS stream. When detected in three consecutive TS packets simultaneously, the output of a sync signal, in which the sync signal driven, TS packet
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:2.35kb
    • 提供者:chenxiaolei
  1. data_syn_check_47

    0下载:
  2. 帧同步搜索,用控制数据替换MPEG-2 TS流中的空帧-Frame synchronous search,Replace MPEG-2 TS stream by using the control data
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:28.89kb
    • 提供者:杨明
  1. 091220111singalcpu

    0下载:
  2. 用verilog HDL语言或者VHDL语言来编写,实现单周期CPU的设计。能够完成以下十六条指定: add rd, rs, rt addu rd, rs, rt addi rt, rs, imm addiu rt, rs, imm sub rd, rs, rt subu rd, rs, rt nor rd, rs, rt xori rt, rs, imm clo clz slt rd, rs, rt sltu rd, rs, rt slti
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-27
    • 文件大小:9.09mb
    • 提供者:徐帆
  1. TS_i2c

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  2. 基于xilinx spartan 3e 开发板的CAT34TS02 AT30TSE002B 等 带有温度传感器EEPROM 的TS 部分测试程序。通过串口写入数据和地址。按键控制从串口读出内部寄存器值,同时LCD予以16进制显示。 本人编写亲测。-Based on the xilinx spartan 3e development boards CAT34TS02 AT30TSE002B TS part of the test program with a temperature senso
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:1.04mb
    • 提供者:李华
  1. ReadFifo

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  2. QuartusII 15.0版本中,在Qsys中建立的自己定制的符合Avalon总线协议的IP核,实现功能将输入的TS流识别并存储到FIFO中,Nios核再通过总线对数据进行读取-QuartusII 15 version of the Qsys in to establish their own custom Avalon bus protocol in line with the IP core, the realization of the function to enter the TS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-04
    • 文件大小:72.38kb
    • 提供者:艾馨
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