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  1. VHDL_processor

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  2. 利用VHDL语言描述的一个简单微处理器,可以通过修改源码来调整指令集,可以在Quartus II上直接运行和编译.-use VHDL descr iption of a simple microprocessor, can modify the source codes to adjust instruction set, Quartus II can be directly compiled and running.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:725.6kb
    • 提供者:赵康
  1. equlizer

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  2. 数字均衡器是通讯信道抗码间干扰的重要环节,这是一个用vhdl写的代码以及用SYNPLIFY8.0综合的RTL电路图 它包含三个模块FILTER,ERR_DECISION,ADJUST 希望对大家有用.-equalizer communications channel anti-inter-symbol interference an important link This is a use of the VHDL code to write and use SYNPLIFY8.0 integra
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:23.17kb
    • 提供者:陈为
  1. leon3-altera-ep2s60-ddr

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  2. This leon3 design is tailored to the Altera NiosII Startix2 Development board, with 16-bit DDR SDRAM and 2 Mbyte of SSRAM. As of this time, the DDR interface only works up to 120 MHz. At 130, DDR data can be read but not written. NOT
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:112.09kb
    • 提供者:king.xia
  1. vhdlclock

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  2. EDA设计实验,用VHDL编写的数字时钟代码,能显示分,秒,小时。根据所设置的频率不同,能够调整时间快慢。-EDA design of experiments, prepared by VHDL code digital clock showing the hours, seconds, hours. According to the frequency of different settings, time to adjust speed.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.62kb
    • 提供者:林怡
  1. eda

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  2. 利用ATMEL公司的QUETUSii软件编写的verilog语言程序,实现一个带复位、调整时间功能的电子钟,以数码管显示时间,调整时间时调整位闪烁-ATMEL Corporation QUETUSii using software written in verilog language program, the realization of a zone reset, adjust the time function of the electronic clock to digital disp
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.52mb
    • 提供者:秦玉龙
  1. CyclonePLL

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  2. Cyclone™ FPGA具有锁相环(PLL)和全局时钟网络,提供完整的时钟管理方案。Cyclone PLL具有时钟倍频和分频、相位偏移、可编程占空比和外部时钟输出,进行系统级的时钟管理和偏移控制。Altera® Quartus® II软件无需任何外部器件,就可以启用Cyclone PLL和相关功能。本文将介绍如何设计和使用Cyclone PLL功能。 PLL常用于同步内部器件时钟和外部时钟,使内部工作的时钟频率比外部时钟更高,时钟延迟和时钟偏移最小,减小或调整时钟
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-25
    • 文件大小:541.04kb
    • 提供者:裴雷
  1. clock

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  2. 原创:基于VHDL语言编写的电子钟。采用模块化编写,可以调整时间,采用动态扫描显示时分秒-Original: Based on the VHDL language electronic bell. Modular prepared, you can adjust the time, dynamic scanning is displayed every minute
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:514.32kb
    • 提供者:zzwuyu
  1. fsq12

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  2. 很精典的一个分频程序,里面不但可以调节频率的大小,还可以调节脉宽,脉频,欢迎大家下载。-Is a sub-frequency classical procedures, which can adjust the frequency of not only the size, also can adjust the pulse width, pulse frequency, welcome you to download.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-25
    • 文件大小:200.99kb
    • 提供者:裴跃生
  1. alarm-clock

    0下载:
  2. 基于vhdl的数字闹钟的设计。可实现计时、闹钟、调节时间功能。可以在FPGA上实现。-VHDL-based digital alarm clock design. Can achieve a time, alarm clock, adjust time function. FPGA implementation can be on.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2.23kb
    • 提供者:tony
  1. 1

    0下载:
  2. 实现时钟功能,有计数,复位,调整时间,既秒加一功能等,添加了按键的功能。-The realization of the clock function, count, reset, adjust the time, both function-plus-one seconds, add the button functions.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:1.54kb
    • 提供者:fly
  1. elec_lock

    0下载:
  2. 电子钟源文件,显示时分秒星期,按相应按键,可以对时分星期加1调整时间-钟源electronic documents to show the weeks when the minutes and seconds, press the corresponding button, you can adjust the hours of time plus 1 week
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:471.11kb
    • 提供者:蔡宇佳
  1. Electronic_Calendar_Based_On_FPGA

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  2. 本项目主要是利用FPGA技术实现电子日立的功能,显示年月日星期,显示格式为:“年. 月. 日. 星期”,其中年月日星期均为可调电路。该项目共有七个模块:星期控制电路、日期控制电路、月份控制电路、年份控制电路、选择月份电路、扫描显示电路和调节电路。总体思路是:星期和日期控制电路共用一个脉冲信号;日期的进位反馈给调节电路,再通过调节电路中的开关控制选择月份和月份控制电路的脉冲信号,以起到随时调节月份的作用;同理,月份控制电路的进位反馈给调节电路以随时调节年份。-The project is main
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:41.69kb
    • 提供者:xiaoxu
  1. iclock

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  2. 基于cycloneII的电子时钟,可实现手动调整时间,良好的人机界面,简单易用,编程结构清晰-CycloneII-based electronic clock, can be manually adjust the time, a good man-machine interface, easy-to-use, structured programming
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-01
    • 文件大小:898.3kb
    • 提供者:henry
  1. vhdl_dds

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  2. 利用VHDL语言实现的简易DDS,便于调节正弦波的频率及相位-VHDL language using a simple DDS, easy to adjust the frequency and phase sine wave
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:326.74kb
    • 提供者:dzt
  1. dvf

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  2. 利用VHDL语言实现数控分频,通过输入频率控制字来调整分频,输出不同的频率-NC VHDL language use frequency, through the input frequency control word to adjust the frequency, the output of different frequency
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:36.66kb
    • 提供者:dzt
  1. time

    0下载:
  2. 电子钟实现 包含数字跑表 万年历 设置三个闹钟 时间,日期调整-Clock to achieve with digital stopwatch calendar set three alarm time, date, adjust
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:2.38kb
    • 提供者:楚辰
  1. c_xapp851

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  2. 这是xilinx应用指南xapp851的中文版本。本应用指南描述了在 Virtex™ -5 器件中实现的 200 MHz DDR SDRAM (JEDEC DDR400 (PC3200) 标准)控制器。本设计实现使用 IDELAY 单元调整读数据时序。读数据时序校准和调整在此控制器中完成。-This is the xilinx application note xapp851 the Chinese version. This application note describes
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:398.74kb
    • 提供者:陈阳
  1. VHDL

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  2. (1)用VHDL语言编写程序,在EDA实验板上实现 (2)能正常计时。显示模式分为两种,即24小时制和12小时制。其中12小时制须显示上,下午(用指示灯显示)。时,分,秒都要显示。 (3). 手动校准电路。用一个功能选择按钮选择较时,分功能,用另一个按钮调校对应的时和分的数值。 用VHDL语言编写程序,在EDA实验板上实现 (4) 整点报时。 (5). 闹钟功能。 (6).秒表功能。-(1) using VHDL language program, in the EDA
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:3.97kb
    • 提供者:malon
  1. clock

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  2. 可调式时钟,可对时钟每位进行加减,被调整位闪烁显示-Adjustable clock, each clock can add or subtract, to be adjust-bit flash display
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.08mb
    • 提供者:abelwang
  1. Widget_Watch_VHDL

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  2. 功能: (1)数字钟(2)数字跑表(3)调整时间 (4)闹钟设置 (5)日期设置。 设计总体构思: 将日期、时钟、秒表及闹钟功能分开实现。选择日期模式,则只显示年、月、日。选择时钟模式,则只显示时、分、秒。选择秒表模式,则只显示秒、毫秒。选择闹钟模式,显示为时、分、秒,另外加一个闹铃。 -Features:(1) digital clock (2) digital stopwatch (3) adjust the time (4) alarm settings (5) date
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:899.61kb
    • 提供者:
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