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fdpll
- 简单的可配置dpll的VHDL代码。 用于时钟恢复后的相位抖动的滤波有很好的效果, 而且可以参数化配置pll的级数。-simple configurable dpll VHDL code. Clock Recovery for the jitter filtering is a very good result, but can pll configuration parameters of the series.
xiaodou
- 一个键盘的消抖动电路。采用了硬件形式的,同时也键入了微分环节,可以将输出的脉冲降为一个时钟周期。-A keyboard eliminate jitter circuit. Used forms of hardware, but also type of differential link pulse output can be reduced to one clock cycle.
key-dejitter
- 按键去抖模块,避免按键抖动引起的系统误操作。FPGA时钟频率25.000MHZ-Key de-jittering module to avoid system misoperation caused by key-jitter. FPGA clock frequency 25.000MHZ
key_xiaodou
- 本例中用状态机实现了消抖电路: 端口描述:clk 输入检测时钟;reset 复位信号;din 原始按键信号输入; dout 去抖动输出信号。-In this case the state machine used to achieve the elimination shake circuit: Ports Descr iption: clk input test clock reset reset signal din original key signal input dout t
FPGAlarge-scaledesign
- 利用 FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种 多时钟FPGA 设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何 进行布线,本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
sfdppllli
- 简单易懂的可配置dpll的VHDL代码。用于时钟恢复后的相位抖动的的滤波有非常好的效果, 而且能参数化配置pll的级数。 已通过测试。 -Straightforward configuration VHDL code dpll. Very good results for the clock recovery phase jitter filtering, and can be parameterized configuration pll series. Has been tested.
Lab15_sw2reg
- 开关数据加载到寄存器并显示的设计与实现.3. 设计一个可以把4个开关的内容存储到一个4位寄存器的电路,并在最右边的7段显示管上显示这个寄存器中的十六进制数字。我们使用到去抖动模块clock_pulse, 用btn[0]作为输入;8位寄存器模块,用btn[1]作为加载信号;7段显示管上的显示模块x7segbc;分频模块clkdiv,用以产生模块clock_pulse和x7segbc的clk190时钟信号。-Design of switching data is loaded into the re
AD9512_coe
- AD9512 提供多路输出时钟分配功能,输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性,能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the cl
AD9512_ISE
- AD9512提供多路输出时钟分配功能,输入信号最高可达1.6 GHz。它具有低抖动和低相位噪声特性,能够极大地提升数据转换器的时钟性能。(AD9512 provide multiplexed output clock distribution function, the input signal of up to 1.6 GHz.It has a low jitter and low phase noise characteristics, can greatly promote the clo
AD9883 iic_v1.0_for_sim
- 程序用于配置AD9883芯片寄存器,采用iic协议。 FEATURES Industrial Temperature Range Operation 140 MSPS Maximum Conversion Rate 300 MHz Analog Bandwidth 0.5 V to 1.0 V Analog Input Range 500 ps p-p PLL Clock Jitter at 110 MSPS 3.3 V Power Supply Full Sync Proces