CDN加速镜像 | 设为首页 | 加入收藏夹
当前位置: 首页 资源下载 源码下载 嵌入式/单片机编程 VHDL编程 搜索资源 - fall

搜索资源列表

  1. ct

    1下载:
  2. 用vhdl做的一个简单的太空大战游戏,在hdle实验板上可以运行,在16*16点阵可以显示飞行器移动,障碍物下落效果-Vhdl to do with a simple space war game, the board can run in the hdle experiment, in 16* 16 dot matrix to display the vehicle move, obstacles fall effect
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-08
    • 文件大小:1.95mb
    • 提供者:张春涛
  1. rise-or-fall-detect

    0下载:
  2. 上升沿、下降沿检测代码,开发语言是verilog HDL,希望对大家有所帮助-rise or fall detect of information and the tool is the software Quartus and the landuage is vrilog HDLthank you for using it hope it will benifit for you
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:93.26kb
    • 提供者:jack
  1. EDA-dianti-kongzhiqi

    0下载:
  2. 设计一个6层自动升降电梯的控制电路,该控制器可控制电梯完成6层楼的载客服务,且遵循方向优先原则,同时指示电梯运行情况和电梯内外请求信息,具体要求如下: (1)每层电梯入口处设有上、下请求开关,电梯内设有乘客到达楼层的请求开关。 (2)设有电梯所处楼层指示、电梯运行模式(上升或下降)指示。 (3)电梯的上升和下降的时间均为2s。 (4)电梯到达停站请求后,开门时间为4s,关门时间为3s,可以通过快速关门信号和关门中断信号控制关门。 (5)能记忆电梯内、外的所有请求信号,并按照电
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:255.58kb
    • 提供者:wyj
  1. I2C_vhdl

    0下载:
  2. IMPORTANT NOTE: This design uses the I2C SCL signal as a clock. This requires that the SCL signal have clean, fast edges on both the rising and falling edges of this signal. Slow rise and fall times on this signal can show noise effects whic
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:829.96kb
    • 提供者:vijendra pal
  1. Elevator-controller

    0下载:
  2. 1.该设计是一个6层自动升降电梯的控制电路; 2.每层电梯入口处设有上下请求开关,电梯内设有乘客到达楼层的请求开关; 3.设有电梯所处楼层指示和电梯运行模式指示; 4.电梯的上升和下降时间均为2秒; 5.电梯到达停站请求后,开门时间为4秒,关门时间为3秒; 6.能记忆电梯内外的所有请求信号,并按照电梯运行规则次序响应,响应动作完成后清除请求信号; 7.能检测是否超载,并设有报警信号; 8.方向优先规则:当电梯处于上升模式时,只响应比电梯所在位置高的上楼请求,有下而上逐
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:7.67kb
    • 提供者:xuling
  1. ss868_FallingSandGame

    0下载:
  2. DE2上,掉落个各种介质的一款游戏,玩家通过操纵键盘来画上挡板,屏幕会落下各种介质的材料,它们会显示出真实的物理特性.-On the DE2, falling a game of various media, players by manipulating the keyboard to draw on the bezel, the screen will fall a variety of media materials, they will show the true physical pr
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:76.13kb
    • 提供者:hdm
  1. counter

    0下载:
  2. 脉冲上升或下降沿个数计数功能,并且可以配置初态和触发计数条件-Pulse rise or fall along a counting function, and can be configured to initial and trigger conditions
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:807byte
    • 提供者:何小
  1. i2cBUS

    0下载:
  2. Altera的I2C总线FPGA程序,内有详细使用说明- The I2C Controller is available in VHDL and is optimized for the Altera® APEX™ , Stratix® , and Cyclone™ device families. All of the register addresses are defined as constants in the VHDL source
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-11
    • 文件大小:2.15mb
    • 提供者:我是谁
  1. simple

    0下载:
  2. FIRST WORD FALL THROUGH FIFO
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-21
    • 文件大小:1kb
    • 提供者:nemo
  1. 消抖模块源代码

    0下载:
  2. 对fpga中的按键,防摔等部分进行消除抖动(To eliminate the jitter of the key in the FPGA, the fall prevention and other parts)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:1kb
    • 提供者:tttii
搜珍网 www.dssz.com