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fifo_vhdl
- FIFO的VHDL编程，其中包括FIFO的读，写，满帧，半满帧信号驱动-FIFO of the VHDL programming, including the FIFO' s read, write, full frame, half-full frame signal drive
ptos
- 要求：并行输入1 byte，串行输出，无数据时输出高电平，输出格式1100+8bit+奇偶校验+0011（停止位）串行输入，并行输出，检测是否奇偶校验错误，是否有帧传输错误传输每bit数据占16个clock周期 -Requirements: parallel importation of 1 byte, serial output, no data output high, output format 1100+8 bit+ parity+0011 (stop bit) serial inp
control
- 用VHDL语言编写的一个控制程序，主要功能是输入码同步，输出字和帧信号-VHDL language using a control program, the main function is to input code synchronization, and frame signals output word
amp
- 实现乘法和加法功能的Verilog HDL 硬件描述语言-Multiplication and filtering functions to achieve the main frame
vga_interface
- 以VHDL撰写的萤幕VGA控制程式，有渐层显示功能与框架建立功能。-To write VHDL VGA screen control program, there is a gradient set up in the frame display.
vhdl
- 该系统通过顶层模块，调用7底层模块实现。7大模块底层模块为：理想信源数据接收模块，理想信源数据缓存模块，LAPS成帧模块，加扰并发送LAPS帧模块，接收LAPS帧并解扰模块，接收LAPS帧数据缓存模块，解帧并发送数据给理想信源模块。另，还有一个fifo模块，以便两个缓存模块调用。-The system top-level module, called 7, the bottom module. Bottom-7 module module: the ideal source of data re
Frame_2D
- 自己编写的通用2维框架结构，可以计算模态、静力、动力响应-A 2D frame building of ANSYS developed by myself, can calculate modal, static and dynamic response
CMMBFRAMETEST
- 中国移动手机数字电视标准CMMB帧头检测及信息处理功能-Chinese digital TV standards CMMB mobile phone and information processing frame detection
multiplier
- Moving panes can get confusing, and you may not always obtain the results you expect. Practice moving a pane around, watching the gray outline to see what happens when you drop it in various places. Your layout will be saved when you exit ModelSi
DE2_70_LTM_NIOS
- 基于DE2-70的数码相框，内含LTM控制模块，已调试，可用。-DE2-70-based digital photo frame, containing LTM control module, has been commissioning, is available.
fpga_frame
- 测试代码，利用fpga发送一帧一帧的raw视频，用于DSP接受和测试-Test code, using fpga send a raw video frame by frame, for receiving and testing of DSP
crc_eth
- Verilog code to add a CRC field at the end of an ethernet frame.
CMMB-GYT220.3
- CMMB规范第三章复用，详细介绍了复用帧的构成-Chapter CMMB reuse specification, detailing the composition of the complex with the frame
pcm
- 码率为1000kb/s，字长为8 位、帧长为128 个字、帧同步码为 EB90EB90H 的PCM 采编器-Rate is 1000kb/s, 8-bit word length, frame length is 128 words, frame synchronization of PCM code EB90H editorial control
tongbu
- 1、搜索出数据流中的帧同步字信号，并给出帧同步标志。 2、系统工作开始后，要连续3次确认帧同步字进入锁定状态后才输出帧同步标志。 3、在锁定状态时，如连续出现3次错误的帧同步字，则帧同步标志输出无效，系统重新进入搜索状态；否则继续输出有效的帧同步标志。 -1, the search for the data stream signal in the frame synchronization word and frame synchronization flag is given.
bakema
- 巴克码发生器的VHDL程序，巴克码主要用于通信系统中的帧同步，便于与随机的数字详细相区别，易于识别。-Barker Code Generator VHDL program, Barker Code is mainly used for frame synchronization in communication systems, and the random number to facilitate more differentiated and easy identification.
uart
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。 程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x104，对应的波特率是 --9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于
CRC
- 对26比特的帧结构进行6比特的CRC处理，输出26+6=32的帧结构。VHDL代码实现-26 bits of the frame structure of 6-bit CRC processing, output 26+6 = 32 frame structure. VHDL code
fpga-display-bmp-pictures
- 本文设计的是基于大规模FPGA的BMP图库管理，完成了数码相框的一部分功能。并且本文详细地介绍了BMP图库管理的软硬件实现，即采用Altera的CyclonII系列EP2C20F484C7作为主控芯片，内嵌32位的NiosII软核，采用SDRAM作为内存，把存储在SD卡内的二进制图片信息读入内存，并控制TFT彩色液晶，读取图片数据送到液晶上显示。整个过程的所有设备都是通过Avalon总线挂在NiosII上，在NiosII的协调下正常工作。 本作品最终能显示存入SD卡内的彩色图片信息，图
DE1_fat32
- 本文设计的是基于大规模FPGA的BMP图库管理，完成了数码相框的一部分功能。并且本文详细地介绍了BMP图库管理的软硬件实现，即采用Altera的CyclonII系列EP2C20F484C7作为主控芯片，内嵌32位的NiosII软核，采用SDRAM作为内存，把存储在SD卡内的二进制图片信息读入内存，并控制TFT彩色液晶，读取图片数据送到液晶上显示。整个过程的所有设备都是通过Avalon总线挂在NiosII上，在NiosII的协调下正常工作。 本作品最终能显示存入SD卡内的彩色图片信息，图