搜索资源列表
clock-generation
- 长帧同步时钟的产生， 源码程序，实验好用-Long frame synchronization clock generation, source program, easy to use experimental
SOPC_picture
- 基于sopc的数码相框设计，有具体的代码，操作步骤-Digital photo frame design based on sopc code specific steps
develop_frame_find
- 基于FPGA中OFDM中的帧检测，由于采用简化算法，采用较少的复数乘法器，易于硬件实现，且节省资源，采用verilog实现.-Frame detection based on FPGA for OFDM, a simplified algorithm, using less complex multiplier, easily implemented in hardware, and save resources, the SNR performance is slightly lower th
project1source
- sdh帧同步，实现sdh帧搜索，预同步，同步，保护等各态的功能-SDH frame synchronization SDH frame search, pre-sync, synchronization, protection, the function of each state
zhentongbu
- ＦＰＧＡ在通信上的运用：基于VHDL的帧同步程序-Application of FPGA in communication: Based on VHDL frame synchronization procedures
sd_vga_photo
- 深入浅出玩转FPGA DIY数码相框工程源码-Layman Fun the FPGA DIY digital photo frame engineering source
VHDL_LAPS
- 简化LAPS协议，对发送的数据包进行封装、传输和接收，，包含FCS是对整个LAPS帧进行CRC校验。-Simplify LAPS protocol, encapsulation, transmission, and receiving the transmitted data packet, containing FCS is performed on the entire LAPS frame CRC.
uart_txd_rxd.zip
- 将接收到的并行数据转换成串行数据来传输。消息帧从一个低位起始位开始，后面是5~8个数据位，一个可用的奇偶位和一个或几个高位停止位。接收器发现开始位时它就知道数据准备发送,Converting the received parallel data into serial data to transmit. The message frame from a low start bit is followed by 5 to 8 data bits, parity bit, and one of th
EMAC6
- verilog实现的FPGA三态以太网链路层通信代码，里面有状态机，并按各个模块的功能分了文件夹，还有说明文档，自定义帧的产生和接收，开发环境为Xilinx ISE，测试无误。-verilog realization FPGA Tri-Mode Ethernet link layer communication code, which the state machine, according to the function of each module sub folder, as well a
multiplex
- 四路信息时分复用和解复用，包含串并转换，并串转换，提取帧同步，分频，移位寄存器。-Quad information time-division multiplexing and demultiplexing, contains the string conversion, parallel-serial conversion, extracting the frame synchronization, frequency division, the shift register.
vhdl_demo2
- 设计PCM30基群帧同步电路1．输入码流DATA，速率为2.04Mb/S；每帧256bit，其中前8bit为帧同步码；偶数帧的帧同步码为10011011，奇数帧的帧同步码为110XXXXX（X为任意值）。 2．系统初始状态为失步态，失步信号FLOSS输出低电平，电路在输入码流里逐比特搜寻同步码，当搜寻到第一个偶帧同步码后，电路转为逐帧搜寻，当连续三帧均正确地搜寻到同步码后，系统状态转为同步态，失步信号输出高电平；否则电路重新进入逐比特搜寻状态。 3．系统处于同步态后，当连续四帧检出的同步
yibuchuanxingjiekou
- 能进行异步全双工串行通信的模块，该模块以固定的串行数据传送格式收发数据。每帧数据共10 位，其中1 位启动位，8 位数据位，1 位停止位。模块发送的数据由PC 端的串口调试助手接收，要求能发送数字和中文（一首古诗，在FPGA内采用ROM 的方式存储中文内码），并能进行切换。模块接收PC 端串口调试助手发送的16 进制数据，可按10 进制方式显示到LED 上。-Asynchronous full-duplex serial communications module can be performe
tftLCD_MCU_v12F
- cycloneII 设计的简易数码相框。包括sopc 和noisii IDE 的代码。-The simple cycloneII digital photo frame. Including the SOPC and NoisII IDE code.
testHDLADJ64M
- 64k 帧头的猫述与实现，以及帧的误判以及相关的处理办法-64k header cat references and implementation, as well as false positives and the associated frame approach
FCS_16
- Frame Check Sequence 16 bit Generator (CRC-CCITT and CRC-16)
lcd_at_nios_qii_part
- 实现了一个简易的数码相框，采用sopc技术里面包含了很多的驱动。-Implements a simple digital photo frame
ZRtech-PERI7-LCM
- 基于NIOS II的LCM驱动开发，包括 TFT 9325驱动学习、 LCD彩条显示、 SD卡驱动、简易数码相框、驱动触摸 -Based on the NIOS II LCM driver development, including TFT 9325 driven learning, LCD color bar display, SD card drive, simple digital photo frame, driving touch
Dec_mul
- 时间同步后即可确定每帧数据的起始位置，这样就能完整的截取下每一帧。但是，数据中还带有频偏信息。在常规的通信系统中，多普勒很小仅仅会带来很小的频偏，但是在大多普勒的情况下，频偏将非常大，20马赫的速度将会带来将近34K的频偏。因此，如何很好的纠正频偏即为本系统的难点。 OFDM中，我们将大于子载波间隔倍数的频偏称为整数倍频偏，而将小于一个子载波间隔的频偏称为小数倍频偏。频偏矫正精度只要能保证小于十分之一倍的子载波间隔，频偏就不会对均衡和解调造成影响。本文中我们借鉴这种思想，由于硬件资源限制，我
frm_sync
- 此程序为帧同步程序，采用状态机的VHDL描述方式编写。-This procedure for frame synchronization procedures, using the state machine to prepare the way VHDL descr iption.
ba_ker
- 巴克码装到信息内同时将巴克码识别出来，实现帧同步的VHDL设计-Barker code loaded to the information identified while Barker code, VHDL design to achieve frame synchronization