搜索资源列表
SOPC_pio_irq.rar
- 本源码为基于Alteral FPGA SOPC系统的PIO中断例程。,The source Alteral FPGA SOPC based system PIO interrupt routines.
Nios_II_timer
- 本源码为Nios II的开发示例,主要演示Nios II的定时中断器的应用。开发环境QuartusII。 本示例十分经典，对基于SOPC开发的FPGA初学者有很大帮助。-The source code for the Nios II development of an example, the main demonstration Nios II interrupt timing device applications. Development environment QuartusI
8259
- 8259中断控制器，参考网上的源码，但自己已经调通，并且应用在控制卡和通信卡上。-8259 interrupt controller, online reference source, but he had transferred Qualcomm, and applications in the control card and communication card.
fpgaexperiment_sourcecode
- FPGA实现七个实验的源程序。SDRAM测试，按键及PIO口中断实验，定时器实验，seg7实验，sopc_led实验，flash烧写，fpga_led，锁相环。-FPGA realization of the seven experiments of the source. SDRAM test, test buttons and PIO port interrupt, timer experiment, seg7 experiment, sopc_led test, flash program
Lock-source
- （1）通过8279的功能连接4*4的键盘和8位LED数码显示管，实现密码的键盘输入，数码管输出，并具备简单的功能键。 （2）利用步进电机模拟开门过程，在密码输入正确时启动，在接收到外部中断时停止。 （3）具有按键发声功能。 （4）密码错误时具有警报和警灯的，并且实现三次错误锁定的功能。 （5）通过INTR0实现系统的整体硬性复位。 （6）通过RT12864HZ控制LCD实现相关信息的提示。 （7）通过修改汇编程序中密码输入子程序本身达到修改密码的目的。 -(1) th
lesson3-2
- 用一根导线连接在P3.2和GND之间，使P3.2为低电平。那么进入中断 既是第一个二极管闪一下 ，进而 程序继续进行 它与电平触发不一样。 总结： 若采用电平触发方式，外部中断申请触发器的状态随着CPU在每个机器周期采样到的外部 中断输入线的电平变化而变化，这能提高CPU对外部中断中断请求的响应速度。当 外部中断源设定为电平触发方式时，在中断服务程序返回之前，外部中断请求 输入必须是无效的（既变为高电平）否则CPU返回主程序之后会再次响应中断。（也即是主程序不在执行）
uart_1203_4
- MUC+fpga 串口扩展，已调试通过，4路串口共用中断，收发fifo，波特率可调，其他的可以自己添加，网上类似资料极少，极具参考价值！只提供verilog源码！-MUC+ fpga McU.that, already debugging, through, 4 road serial common interrupt, receiving and dispatching fifo, baud rate can be adjusted, the other can add your own, o
CC2430
- CC2430基础实验源代码，帮助读者快速认知CC2430芯片 ││sch_CC2430ZDK.pdf ││ │├─1.LED │├─2.LCD │├─3.Clock模式 │├─4.External中断 │├─5.Timer中断 │├─6.Stop观看 │├─7.ADC │├─8.Temp传感器 │├─9.Joystick │├─10.UART - 液晶 │├─11.DMA │├─12.ADC_Series │├─13.Flash写作
counter-interrupt-8-timer-04s
- 单片机源程序（keilC语言）---计数器中断8次定时04s件，不需编程，但仅是对霍尔传感器测速应用的验证。-SCM source (keilC language)--- counter interrupt 8 timer 04s
nios_IRQ_verilog
- 基于veriog_nios硬件平台的中断实验源代码，希望对大家有所帮助-Interrupt-based hardware platform veriog_nios experiment source code, we hope to help
interrupt
- 在atlys型号开发板上开发中断处理程序，用microblaze做处理器，两个GPIO作为外设，一个GPIO连接按键作为中断源，另外一个GPIO连接led外设，熟悉中断的处理流程。-Model development board developed in atlys interrupt handler do with microblaze processor, two GPIO as a peripheral, a GPIO connection button as an interrupt s
interrupt_controller
- 中断控制器电路verilog实现源代码,silicon验证的.-interrupt controller IP source code, APB interface.
uart16550_latest.tar
- UART16550是16550兼容的UART核心（主要）。 总线接口是WISHBONE SoC总线启。B. 所有功能的标准选择16550 UART：FIFO的基础操作，要求和其他中断。 数据表可以下载从CVS树随着源代码-uart16550 is a 16550 compatible (mostly) UART core. The bus interface is WISHBONE SoC bus Rev. B. Features all the standa
timer
- Simple 32-bit timer realization with APB interface with support of interrupt generation and switching clock source.
PCITest
- 通过在FPGA内部的数据源产生40Mbps的数据，FPGA对数据进行缓冲后，每52ms左右向主机发出一次中断，请求进行DMA传输，每次DMA的大小为228352字节。另附C++上位机软件代码(By generating 40Mbps data from the data source inside the FPGA, the FPGA buffers the data and sends an interrupt to the host every 52ms or so, requesting