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ch4ex
- 一部分简单时序逻辑电路的VHDL源代码，未包含状态机描述-Part of a simple sequential logic circuits VHDL source code, does not contain a descr iption of state machine
ch8ex
- 几个简单数字逻辑电路的VHDL代码，带有简单的说明-A few simple digital logic circuits VHDL code, with a simple note
vhdl
- ：以上海地区的出租车计费器为例，利用Verilog HDL语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。源程序经MAX+PLUS Ⅱ软件调试、优 化，下载到EPF1OK10TC144—3芯片中，可应用于实际的出租车收费系统。-: A Shanghai taxi meter area for example, the use of Veri
vhdl
- Very high speed integrated Hardware Descr iption Language (VHDL) -是IEEE,工业标准硬件描述语言 -用语言的方式而非图形等方式描述硬件电路 容易修改 容易保存 -特别适合于设计的电路有: 复杂组合逻辑电路,如: -译码器,编码器,加减法器,多路选择器,地址译码 -Very high speed integrated Hardware Descr iption Language (VHDL)-
clock
- 这是一个数字时钟的数字逻辑电路，整个工程打包上传，时钟可以计时、校时、整点报时、定时闹钟。使用电路图实现的。在quatarsII里面仿真的并且下载到DE2板上运行过。-This is a digital clock digital logic circuits, the whole project package upload, the clock could be time, school hours, the whole point timekeeping, timing alarm clo
Verilog
- 通过本文章的学习能够使我们设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。-To learn through this article, will enable us to design some simple logic circuits and systems. Soon we will be able to transition to the design of complex digital logic systems.
Figure_Models
- 用VHDL设计的基本数字逻辑电路，能实现交通灯、模数转换、数模转换等功能-VHDL design using the basic digital logic circuits, to achieve traffic light, ADC, DAC and other functions
Some_classic_examples_of_VHDL_language_source_code
- ＶＨＤＬ语言的一些经典实例源代码，包括状态机，时序电路，组合逻辑电路等-Some classic examples of VHDL language source code, including the state machine, sequential circuits, combinational logic circuits
Example-4-8
- always模块的敏感表为电平敏感信号的组合逻辑电路 这种形式的组合逻辑电路应用非常广泛，如果不考虑代码的复杂性，几乎任何组合逻辑电路都可以用这种方式建模。always模块的敏感表为所有判定条件和输入信号，请读者在使用这种结构描述组合逻辑时，一定要将敏感表写完整。在always模块中可以使用if…else…、case、 for循环等各种RTL关键字结构 assign等语句描述的组合逻辑电路 这种形式的组合逻辑电路适用于描述那些相对简单的组合逻辑，信号一般被定义为wire型，常用
risc
- RISC_CPU 是一个复杂的数字逻辑电路,采用精简指令集,寻址空间位 8K,它的基本部件可分成八个 基本部件 -RISC_CPU is a complex digital logic circuits, using reduced instruction set, addressing space bit 8K, and its basic components can be divided into eight basic components
taxi
- 利用Verilog HDL语言设计了出租车计费器，使其具有时间 显示、计费以及模拟出租车启动、停止、复位等功能，并设置了动态扫描电路显示车费和对应时间，显示 了硬件描述语言Verilog—HDL设计数字逻辑电路的优越性。-Design using Verilog HDL language a taxi meter, it has time display, billing and simulation taxi start, stop, reset and other functions, an
logic
- Verilog HDL逻辑与计算机设计基础实验全部试验报告，包括寄存器，定时器，全加器，同步时序电路，译码器等的实验。-Verilog HDL logic and computer design basic experiment all test reports, including registers, timers, full adder, synchronous sequential circuits, decoders and other experiments.
asynchronous-sequential-circuits
- 利用基本RS触发器设计电平异步时序电路的方法 此文档帮助读者设计数字逻辑电路，并非VHDL语言实现-The use of the basic RS flip-flop design level asynchronous sequential circuits This document is to help readers design digital logic circuits, not the VHDL language
VHDL_book
- vhdl硬件描述语言与数字逻辑电路设计，实例较多，适合快速上手-VHDL hardware descr iption language and digital logic circuits design, examples are more suitable for the Quick Start
VHDL
- Quartus4.1以上版本软件 门电路、组合逻辑电路、时序逻辑电路等。 防抖动电路设计 -Quartus4.1 above version of the software Gates, combinational logic circuits, sequential logic circuits. To judder circuit design
luojidianlu
- 一些复杂逻辑电路的设计，状态机的verilog的程序语言-The design of complex logic circuits, the state machine of the verilog programming language
74HC85
- 四位数值比较器是一个有多个输入和多个输出组合逻辑电路，在数字系统中有着广泛的应用。它通过比较两个四位二进制数的值，以产生不同的输出结果。本设计兼容数字电路中常用的74HC85数值比较器。-Four numerical comparator is a multiple inputs and multiple outputs combinational logic circuits, has been widely used in digital system. It by comparing th
VHDL
- 时序逻辑电路的习题,主要测试状态机以及ASM流程图的绘制-Drawing exercises sequential logic circuits, the main test state machine and ASM flowchart
xianshi
- 数字逻辑电路中的显示功能，可以下载到单片机上实现其功能-Digital logic circuits display
counter
- 在FPGA 设计中，计数器可以用来对信号的变化情况进行计数，是经常使用的功能块。 这里设计的是一个2 位宽计数器，可以从00 计数到11，计数原则是在时钟信号的控制下，每个时钟周期计数一次。计数器属于时序逻辑电路。-In the FPGA, the counter can be used to count the changes in the signal, the function block is often used. Here design is a two-bit wide,