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  1. fpga-fredivn

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  2. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-13
    • 文件大小:2.04kb
    • 提供者:libing
  1. clock_divider

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  2. 任意小数分频器产生原理,及详细说明文档,任意数分频(包括奇偶数和小数)的设计方法(含VHDL例子)-Generate arbitrary decimal divider principle, and detailed descr iption of the document, arbitrary number of sub-frequency (including the odd-even numbers and decimals) design methods (including VHDL
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-23
    • 文件大小:22.92kb
    • 提供者:xiang
  1. VHDL_fre_div

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  2. 使用VHDL进行分频器设计 本文使用实例描述了在FPGA/CPLD上使用VHDL进行分频器设 计,包括偶数分频、非50 占空比和50 占空比的奇数分频、半整数 (N+0.5)分频、小数分频、分数分频以及积分分频。所有实现均可 通过Synplify Pro或FPGA生产厂商的综合器进行综合,形成可使 用的电路,并在ModelSim上进行验证。-For crossover design using VHDL This paper describes the use of ex
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:314.65kb
    • 提供者:guoguo
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