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半整数分频器的实现（verilog）
- 半整数分频器的实现（verilog），本文以6.5分频为例！很实用的！,fen pin qi
QC-9481-QI
- ILI9481配现代3.5LCD的8051单片机测试程序,MCU接口,全视角.显示6幅小图片.-ILI9481 3.5LCD 8051 with modern testing procedures, MCU interfaces, full view. Shows six small pictures.
Signal
- yong VerilogHDL yu yan bianxie de pinlv fa sheng qi,shi yong ISE ruan jian da kai.-Used VerilogHDL to make a frequency builder.
YINYUEBOFANGQI
- 本程序是一个基于VHDL的音乐播放器学习资料，适合初学者学习-YINYUE BO FANG QI
fib_shulie
- 能够产生雯波契那数列，并在LED数码管上显示-Wenbo Qi series that can generate and display in the LED digital tube
ji-shu-qi
- fpga 本例程为加减法计数器，主要实现的加减法计数的功能-fpga counter the routine for the addition and subtraction, addition and subtraction to achieve the main function of count
mux1
- 利用verilog编写的一个乘法器，没有仿真，应该是对的。-this is a verilog cheng xu， cheng fa qi。mei you fang zhen
LC-lv-bo-qi-she-ji-yu-zhizuo
- 这是一本不错的LC滤波器与制作的一本书，适合广大电子爱好者的学习-This is a good LC filters and production of a book, suitable to the electronic lovers of learning
Ji-jia-qi
- 用 verilog实现的基于FPGA的出租车计价器，只有源代码，没有相关说明-The source is Taximeter which is complishment by language verilog on FGPA, some college students whose major is computer science may be related to it
shu-kong-fen-pin-qi
- 数控分频器的功能就是当在输入端给定不同输入数据时将对输入的时钟信号有不同的分频比，数控分频器就是计数值可并行预置的加法计数器设计完成，方法是将计数溢出与预置数加载输入信号相接即可。利用QuartusII软件，可以用VHDL语言进行编写程序的放法进行对数控分频器的设计。这里不需要很好的数字电路的知识，只要懂得VHDL语句就可以实现对数字电路功能的设计。-NC divider function is that when given different input data at the input
qi-duan-yi-ma-qi
- 七段数码是纯组合电路，通常的小规模专用IC，如74或4000系列的器件只能作十进制BCD码译码，然而数字系统中的数据处理和运算都是2进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方便的方法就是利用译码程序在FPGA\CPLD中来实现。本实验作为7段译码器，输出信号LED7S的7位分别是g、f、e、d、c、b、a，高位在左，低位在右。例如当LED7S输出为“1101101”时，数码管的7个段g、f、e、d、c、b、a分别为1、1、0、1、1、1、0、1。接有高电平段发亮，于
xu-lie-jiance-qi
- 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，直到在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 状态机的工作方式就是根据控制信号按照预先设定的状态进行顺序运行。本实验就是要求当检测器收到一组二进制码后，如果这组码与检
4wei-ji-shu-qi
- 4位同步二进制加法计数器的工作原理是指当时钟信号clk的上升沿到来时，且复位信号clr低电平有效时，就把计数器的状态清0。 在clr复位信号无效（即此时高电平有效）的前提下，当clk的上升沿到来时，如果计数器原态是15，计数器回到0态，否则计数器的状态将加1. -4 synchronous binary adder counter works by the rising edge of the clock signal clk, and the reset signal CLR acti
qiang-da-qi
- VerilogHDL 语言实现的四路抢答器-VerilogHDL language Quad Responder
VHDL-8-wei-quan-jia-qi
- 原理图输入法实现8位全加器，内含vhd源码文件和一份word介绍文件，管脚配置已经完成，芯片为EPIK30TCI443-Schematic entry method 8-bit full adder, and a source code file containing the vhd file word descr iption, pin configuration has been completed, the chip is EPIK30TCI443
yi-wei-er-jin-zhi-quan-jia-qi
- 一位二进制全加器的源代码及详细WORD文档，maxplus软件运行，管脚已配置完成，芯片为EP1K30TC144-3-A binary full source code and detailed documentation WORD, maxplus software running, pin has been configured, EP1K30TC144-3
shu-kong-fen-pin-qi
- 数控分频器的源代码及详细WORD文档，maxplus软件运行，管脚已配置完成，芯片为EP1K30TC144-3-NC divider source code and detailed documentation WORD, maxplus software running, pin has been configured, the chip is EP1K30TC144-3
jia-fa-ji-shu-qi
- 含异步清零和同步使能的加法计数器的源代码，用maxplus软件运行，管脚已配置完成，芯片为EP1K30TC144-3-Asynchronous and synchronous cleared with the addition of the counter enable source code, run the software with maxplus Pin has been configured, the chip is EP1K30TC144-3
XU-LIE-JIAN-CE-QI
- 用状态机实现序列检测器的源代码，用maxplus软件运行，管脚已配置完成，芯片为EP1K30TC144-3-State of mind achieved with a sequence detector source code, run the software with maxplus Pin has been configured, the chip is EP1K30TC144-3
bo-xing-fa-sheng-qi
- 基于fpga的波形发生器 quartus - fpga waveform generator quartus