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搜索资源列表

  1. PS2

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  2. 使用XLINX的FPGA实现P/S2的键盘接口
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:3.49kb
    • 提供者:toneytang
  1. wave

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  2. 可控脉冲发生器的VHDL源代码。设计文件加载到目标器件后,按下按键开关模块的S8按键,在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键,这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键,这个矩形波的占空比会相应的增加或减少。-Controllable pulse generator of the VHDL source code. Design documents loaded to the target device and p
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-22
    • 文件大小:800byte
    • 提供者:王唐小菲
  1. 3_8_decoder

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  2. 利用CASE语句的3-8译码器,3个为数据输入,3个为控制端,分别为S1,S2,S3,输出数据为八位-Use CASE statement 3-8 decoder, three for data entry, three for the control side, namely S1, S2, S3, output data for eight
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:128.24kb
    • 提供者:sunrier
  1. Example-s2-1

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  2. 其中的EPLL、MY_DQ和MY_DQS模块是用Altera的IP产生器MegaWizard产生的-EPLL MY_DQ MY_DQS
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:24.47kb
    • 提供者:寻宝人
  1. CONVOLUTIONAL_INTERLEAVER

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  2. DVB数据交织,交织深度I=12,已得到应用!-DVB data interleaving, interleaving depth I = 12, has been applied!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.25kb
    • 提供者:sun
  1. stopwatch

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  2. 数字秒表的VHDL代码。当设计文件加载到目标器件后,设计的数字秒表从00-00-00开始计秒。,直到按下停止按键(按键开关S2)。数码管停止计秒。按下开始按键(按键开关S1),数码管继续进行计秒。按下复位按键(核心板上复位键)秒表从00-00-00重新开始计秒。-The VHDL code for digital stopwatch. When the design document loaded into the target device, the designed digital stop
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2016-01-11
    • 文件大小:1.42kb
    • 提供者:王唐小菲
  1. wodewenjian

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  2. 基于FPGA的电梯控制系统的设计 将电梯的运行状态划分为开门,一层,二层,三层,四层五个状态,设一层开门为电梯的初始状态,up1,up2,up3分别作为一层,二层,三层的上升请求,四层没有上升请求;down2,down3,down4分别作为二层,三层,四层的下降请求,同理一层是没有下降请求的;s1,s2,s3,s4分别作为一层,二层,三层,四层的停站请求;x1,x2,x3,x4分别作为一层,二层,三层,四层的停站请求显示;door作为门的状态,“0”表示关,“1”表示开;mode作为电梯的运
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:993byte
    • 提供者:吴海霞
  1. ledflower

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  2. 1.跑马灯设计 设计要求:控制8个LED进行花式显示,设计4种显示模式:S0,从左到右逐个点亮LED;S1,从右到左逐个点亮LED;S2,从两边到中间逐个点亮LED;S3,从中间到两边逐个点亮LED。4种模式循环切换,复位键(rst)控制系统的运行与停止- 1. runs the lantern to design <dnt> the </dnt> design requirements: Controls 8 LED to carry on the floral f
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:229.9kb
    • 提供者:雷风
  1. liushuideng

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  2. S0 从左到右依次点亮 S1从右到左依次点亮 S2从两边到中间依次点亮 S3从中间到两边依次点亮-S0 S1 lit from left to right from right to left, light from both sides to the middle order S2 S3 light turn from the middle to both sides of the light
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:3.44kb
    • 提供者:无泪
  1. 5

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  2. 跑马灯的设计 控制16个LED进行花式显示,设计4种显示模式:S0,从左到右逐个点亮LED;S1,从右到左逐个点亮LED;S2,从两边到中间逐个点亮LED;S3从中间到两边逐个点亮LED。4种模式循环切换,复位键控制系统的运行与停止。 输入:连续脉冲,逻辑开关;输出:LED灯。 -Marquee design for artistic control of 16 LED display, designed four kinds of display modes: S0, from
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:3.56kb
    • 提供者:李小勇
  1. VHDL1

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  2. 4位并行加法器,a3,a2,a1,a0,b3,b2,b1,b0,cin为输入,cout,s3,s2,s1,s0为输出-4-bit parallel adder, a3, a2, a1, a0, b3, b2, b1, b0, cin as the input, cout, s3, s2, s1, s0 as the output
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:566byte
    • 提供者:张道宁
  1. jicun

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  2. 32位32个寄存器组程序设计,用vhdl语言-module registers071221049 ( input [4:0]s1,s2, input [4:0] wd, input [31:0] data, input wre, clk, input he,hc,le,lc, output [31:0] out1, output [31:0] out2 )
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:610byte
    • 提供者:jari
  1. my_simul

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  2. s2 memory file written in vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:224.12kb
    • 提供者:davidene
  1. semafor

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  2. This the code for 2 traffic lights. S1 is a senzor that tells when there are cars waiting and S2 says if people are waiting to cross.-This is the code for 2 traffic lights. S1 is a senzor that tells when there are cars waiting and S2 says if people a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-08
    • 文件大小:9.24kb
    • 提供者:iordan12345
  1. Lantern-transform-controller

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  2. 彩灯变换控制器,控制8个LED进行花样性显示。设计4种显示模式:s0,从左到右逐个点亮LED;s1,从右到左逐个点亮LED;s2,从两边到中间逐个点亮LED;s3,从中见到两边逐个点亮LED。-Lantern transform controller, control the pattern of 8 LED display. Design 4 display modes: s0, from left to right by-light LED s1, from right to left o
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-16
    • 文件大小:235.51kb
    • 提供者:lizhengye
  1. 2

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  2. 使用变量的状态机 library ieee use ieee.std_logic_1164.all ENTITY fsm2 IS PORT(clock,x : IN BIT z : OUT BIT) END fsm2 ------------------------------------------------- ARCHITECTURE using_wait OF fsm2 IS TYPE state_type IS (s0,s1,
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:519byte
    • 提供者:陈强
  1. JiaoTongDeng

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  2. 交通灯控制器(1)用两组红、黄、绿三色灯作为两个方向的红、黄、绿灯; (2)用两组数码管作为东西和南北方向的倒计时显示,显示时间为红灯45秒、绿灯50秒、黄灯5秒; (3)按照实际红绿灯规则,使红、黄、绿灯与其显示时间对应; 发挥部分 (1)按S1键后,显示倒计时的两组数码管闪烁,且计数器停止计数并保持在原来的状态; (2)按S2键后,东西、南北路口均显示红灯状态。-Traffic Light Controller (1) with two sets of red, yell
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:1.97kb
    • 提供者:hlf
  1. servomat

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  2. antidad_a EQU s0 talto EQU s1 Rename register sX with <name> tbajo EQU s2 indicador EQU s3 cantidad_b EQU S4 Define constant <name>, assign value name ROM output file generated by pBlazIDE assembler VHDL "ROM_form.vhd", "ser
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-06
    • 文件大小:1.01mb
    • 提供者:Jorge
  1. led

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  2. 定义4种模式,完成跑马灯的设计要求,达到要求的四种模式。-architecture one of led is type states is(s0,s1,s2,s3) ------- signal present :states signal q1:std_logic_vector(7 downto 0) signal count:std_logic_vector(3 downto 0)
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:717byte
    • 提供者:张伟宏
  1. wave

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  2. 当设计文件加载到目标器件后,按下按键开关模块的S8按键,在输出观测模块通过示波器可能观测到一个频率约为1KHZ、占空比为50 的矩形波。按下S1键或者S2键,这个矩形波的频率会发生相应的增加或者减少。按下S3键或者S4键,这个矩形波的占空比会相应的增加或减少。-Wenn die Design-Datei in das Zielgerä t geladen ist, drücken Sie die Taste-Switch-Modul S8 Tasten, unter Berücksich
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:272.47kb
    • 提供者:刘渝
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