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  1. Arbiter

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  2. Arbiter.v verilog实现 三路请求,使用循环策略的仲裁器 含有看门狗电路-Arbiter.v Verilog achieve three road request, the use of recycled strategy for containing the arbitration watchdog circuit
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1956
    • 提供者:夏虫
  1. FPGA

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  2. 大型设计中FPGA的多时钟设计策略,希望有需要的人喜欢-FPGA design of large-scale multi-clock design strategy, I hope there is a need of people like
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:190895
    • 提供者:唐瑞
  1. FPGA_note

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  2. 这主要是在学习FPGA设计过程中的笔记.主要是:FPGA设计中的电源管理,关键问题,PLDFPGA结构与原理初步的认识,以及如何养成良好的编程习惯、大型设计中FPGA的多时钟设计策略及其概念:毛刺、竞争、冒险。-This is mainly to learn FPGA design process in the notes. Is mainly: FPGA design, power management, the key question, PLDFPGA preliminary unders
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:773876
    • 提供者:hwei
  1. FPGA

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  2. 大型设计中FPGA的多时钟设计策略 VHDL 经典时钟设计-Large multi-clock design, FPGA design strategy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:174139
    • 提供者:张硕
  1. FPGAlarge-scaledesign

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  2. 利用 FPGA 实现大型设计时,可能需要FPGA 具有以多个时钟运行的多重数据通路,这种 多时钟FPGA 设计必须特别小心,需要注意最大时钟速率、抖动、最大时钟数、异步时钟 设计和时钟/数据关系。设计过程中最重要的一步是确定要用多少个不同的时钟,以及如何 进行布线,本文将对这些设计策略深入阐述。-Using FPGA to achieve large-scale design, may need to run the FPGA with multiple clocks to mult
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:173943
    • 提供者:张小琛
  1. fpgadrv

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  2. arm平台下对FPGA的linux驱动。fpga实现多内核的仲裁策略-platform for FPGA-arm linux driver. fpga arbitration multi-core strategy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-27
    • 文件大小:2807
    • 提供者:yaqiang
  1. rategy

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  2. FPGA的板级BIST设计和实现策略FPGA board-level BIST design and implementation strategy-FPGA board-level BIST design and implementation strategy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-05
    • 文件大小:243765
    • 提供者:gu
  1. FPG

    0下载:
  2. 基于FPGA的板级BIST设计和实现策略FPGA-based board-level BIST design and implementation strategy-FPGA-based board-level BIST design and implementation strategy
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:247178
    • 提供者:zin567
  1. PLL

    0下载:
  2. 在同步控制上,应用了“优先与抢占”的方式产生同步信号,纯硬件实现,简单可靠;使用了成熟的数字锁相环来跟踪同步信号。-A strategy of synchronization control, which combines competition coequality and priority, is mentioned in the paper and uses digital phase-lock loop to track synchronization signal
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-14
    • 文件大小:4730
    • 提供者:wang
  1. 22324445

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  2. SVPWM逆变控制的死区补偿策略,是论文,要的可以下。-SVPWM control of the inverter dead zone compensation strategy, is paper, under the can.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-02
    • 文件大小:716001
    • 提供者:邓忠飞
  1. A-Novel-Coordinated-Control-Strategy-for-Improvin

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  2. A Novel Coordinated Control Strategy for Improving
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-26
    • 文件大小:475258
    • 提供者:meysam
  1. Cordic

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  2. block-matching 3D filtering (BM3D) [2], and low-rank regularization [3], single-image based denoising performance has greatly improved, with image details well recovered when the image is slightly noisy. However, with the increase of noise le
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-29
    • 文件大小:325700
    • 提供者:Maddy
  1. xilinx_pcie_core_data

    0下载:
  2. XILINX PCIe核的文档说明及应用策略,文档有笔记,重点地方有注释标记,希望对初学者有帮助!-xilinx pcie core document and application strategy.and in the pdfs,there are notes after reading.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-20
    • 文件大小:78411776
    • 提供者:wuqi
  1. FPGA开发全攻略

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  2. FPGA设计攻略及流程,包含时序收敛和引脚约束(FPGA design strategy and process, including time series convergence and pin constraints)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-08
    • 文件大小:10412032
    • 提供者:morningwater
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