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搜索资源列表

  1. test3.rar

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  2. A VHDL source code for testing the digits and the switches on a spartan 3 basys board,A VHDL source code for testing the digits and the switches on a spartan 3 basys board
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:349.04kb
    • 提供者:Johnny
  1. SYNTHPIC.ZIP

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  2. The Synthetic PIC Verion 1.1 This a VHDL synthesizable model of a simple PIC 16C5x microcontroller. It is not, and is not intended as, a high fidelity circuit simulation. This package includes the following files. Note that the licen
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:47.53kb
    • 提供者:likui
  1. test3

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  2. 這是8位數字搶答器,希望對大家有些用,不足之處請見諒-This is the 8-bit digital Responder, and I hope some use, please forgive the inadequacies
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:480.1kb
    • 提供者:kuangdashuai
  1. TEST3

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  2. T0发出周期为2S的脉冲,T1做计数器计数,并动态扫描显示计数脉冲数。-Given period of 2S T0 pulse, T1 do counter, and dynamic scanning display count pulses.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2014-04-21
    • 文件大小:1kb
    • 提供者:陈凯源
  1. test3

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  2. VHDL的测试程序 程序3 很好用 -VHDL test programs very good programs ,you can uses it easily
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-07
    • 文件大小:89.59kb
    • 提供者:和亮
  1. test3

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  2. 深入浅出玩转FPGA一书中实验中的串口读写实验-Fun FPGA simple terms, a book to read and write from serial com.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:367.07kb
    • 提供者:马宇红
  1. RISC_CPU

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  2. 1. RISC工作每执行一条指令需要八个时钟周期。RISC的复位和启动通过rst控制,rst高电平有效。Rst为低时,第一个fetch到达时CPU开始工作从Rom的000处开始读取指令,前三个周期用于读指令。 在对总线进行读取操作时,第3.5个周期处,存储器或端口地址就输出到地址总线上,第4--6个时钟周期,读信号rd有效,读取数据到总线,逻辑运算。第7个时钟周期,rd无效,第7.5个时钟地址输出PC地址,为下一个指令做好准备 对总线写操作时,在第3.5个时钟周期处,建立写的地址,第
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-22
    • 文件大小:1001.86kb
    • 提供者:宋颖
  1. test3

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  2. 请设计一个4位的位移寄存器,要求如下: 1) 异步复位 2) 同步加载 3) 能够完成左移,右移。位移的方式能够支持算术,逻辑,和循环位移。 4) 完成仿真,证明功能正确。 5) 能看到综合结果。 注: 不需要一个bit的输入位,并行加载即可,输出也采用并行输出 -Please design a 4 bit shift register, requirements are as follows: 1) asynchronous reset 2) syn
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-26
    • 文件大小:29.4kb
    • 提供者:Jin
  1. test3

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  2. 本实验的任务就是利用 Quartus II 软件的文本输入,产生一个基本触发器, 触发器的形式可以是与非门结构的,也是可以或非门结构的。实验中用按键模块 的用键 7 和键 8 来分别表示 R 和 S,用 LED 模块的 LED D1 和 LED D2 分别表示 Q 和Q 。在 R 和 S 满足式( 2)的情况下,观察 Q 和Q 的变化。-The experiment task is to use Quartus II software, text input, generates a
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-05
    • 文件大小:222.89kb
    • 提供者:小方
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