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rtl
- last time when i came here to find some clock references. but most of them can not works well. so this files works well on FPGA board.-last time when i came here to find some clock references. but most of them can not works well. so this works well o
lc2
- this a pack include source code for quartus 2. It is an implementation of the LC2. The LC-2 computer is described in Introduction to Computing Systems from Bits & Gates to C & Beyond by Yale Patt and Sanjay Patel, McGraw Hill, 2001. The LC2 mode
dlx_verilog.rar
- 这是我个人写的DLX处理器流水线的Verilog代码，在ModelSim中仿真通过，并且在ISE中能综合！即可以下载到FPGA中运行指令，指令可以根据需要定义，也可和相应的编译器配合使用，这里给学习流水线和Verilog的朋友共享。,This is my personal wrote DLX pipeline processor Verilog code, adopted in the ModelSim simulation and can be integrated in the ISE! T
flash02
- 一个我自己写的FPGA读写FLASH代码，在QUARTUS 下用verilog编写，falsh的型号是k9f5608u0d,经测试可以用。-I wrote a FLASH FPGA to read and write code, written in QUARTUS next with verilog, falsh model is k9f5608u0d, can be tested.
DE2_uclinux_hello_zImage
- 在linux下生成的zImage文件，能够在nios上运行，包括了FPGA的下载文件SOF和系统的PTF文件，在DE2上测试成功！-In linux generated zImage file, can be run on Nios, including the FPGA and the download file SOF system PTF file, in DE2 test success!
sram_interface
- 这是有关FPGA访问SRAM的硬件描述语言代码，需要的话可以参考参考-It is about access to SRAM in FPGA hardware descr iption language code, if necessary can refer to the reference
ISD1700
- ISD1700模块程序，有做的可以看看，挺好的。-ISD1700 module procedures, you can do look quite good.
0809
- fpga 0809实现da转换的 可以用发光二极管显示 亦可以用数码管显示 -fpga Can realize da conversion Can use light emitting diode with digital display or pipe display
40fpga
- 40个FPGA开发的简单实例，让初学者很好的入门。里面都有详细的程序设计思想说明。-You can use the verilog to realize a counter.
tst4
- FPGA 数字电子时钟。经过测试，可以使用-FPGA digital electronic clock. After the test, you can use. . . .
usb
- usb的FPGA驱动，合理修改既可以使用-vhdl code,modify can used!
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit（即无奇偶校验位）的串口控制器，10个bit是1位起始位，8个数据位，1个结束位。串口的波特律由程序中定义的div_par参数决定，更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145，对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是：串口处于全双工工作状
chuankoufasong
- 可以实现FPGA的串口发送与接收的vhdl程序-Can to achieve the FPGA serial interface to send and receive the vhdl program
EXP5_SCHK
- 基于FPGA实现数控分频,能够实现一般的分频要求，通过修改几个基本参数即可实现任意分频-FPGA-based CNC division, to achieve the general division requirements, through a few basic parameters can be modified to achieve arbitrary frequency
encodercount
- 运行在labview实时环境下，FPGA中的ABZ相光电码盘计数器，4细分，可重置-Labview run in real-time environments, FPGA ABZ phase of the photoelectric encoder counter, four segments, can be reset
DDS
- 第一，DDS模块是一个比较常用的用数字方式实现模拟信号的方法，以前一直只用了频率控制，这一次还通过深入理解用上了相位控制，从这个角度来讲，可以用FPGA小菜一碟的实现频率和相位可控的多通道SPWM波，然后再去外加上RC滤波电路和运放电路就可以实现可控正弦波。 第二，这里的DDS模块还有产生一个可逆计数器的计数使能时钟和方向控制时钟，需要具体说说的是，如果你输出的正弦值是8位的，那么你的计数器的计数范围是在0---255---0，如果你输出的正弦值是9位的，那么你的计数器的计数范围是在0--
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- 基于FPGA的1024点可移植FFT算法程序-FPGA-based 1024-point FFT algorithm can be transplanted
FPGA-digital-clock-and-stopwatch
- 这是一个FPGA数字时钟及秒表的源程序，具有调试功能，适合fpga爱好者借鉴。-This is source code about FPGA,including digital clock and stopwatch,and you can use it according to your need.
CAN-IP-Core
- CAN IP Core can硬件的IP核，用于cpld和fpga编程can接口-CAN IP Core