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1_ADDER
- 使用硬件实现,通过FPGA验证的效率较高的加法器,
66_FIR
- 使用硬件实现,效率较高的滤波器,通过FPGA验证的
cic512.rar
- 5阶cic滤波器,抽取12倍,的verilog程序,已经通过仿真验证,一、具有很高的速率,5-order CIC filter, collected 12 times the Verilog procedures are by simulation, one with a very high rate
UART_RS232(verilog)
- /本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于全双工工作
UART_RS232(VHDL)
- 本模块的功能是验证实现和PC机进行基本的串口通信的功能。需要在PC机上安装一个串口调试工具来验证程序的功能。程序实现了一个收发一帧10个bit(即无奇偶校验位)的串口控制器,10个bit是1位起始位,8个数据位,1个结束位。串口的波特律由程序中定义的div_par参数决定,更改该参数可以实现相应的波特率。程序当前设定的div_par 的值是0x145,对应的波特率是9600。用一个8倍波特率的时钟将发送或接受每一位bit的周期时间划分为8个时隙以使通信同步.程序的工作过程是:串口处于全双工工作状
CooperativeCommunication
- 1. 研究空时分组码的编译码原理及算法; 2. 研究了几种不同的协作分集系统模型和协作分集协议; 3. 将空时分组码编译码器与协同通信用硬件描述语言Verilog实现,并在ISE集成环境中综合仿真,结果正确后下载到FPGA电路板上; 4. 用示波器观察输出数据是否正确,验证空时分组码协同通信的性能。 -1. Decoding Principles of space-time block codes and algorithms 2. Study several differen
UARTWISHBONECompatible---Downloads
- 16550 uart code lattice cpld fpga 已经验证-16550 uart ip core
fpga_can_search
- 加快可以通过识别在FPGA上一帧一帧频道转换。 使用控制器区域网络通信模块(985x),一个CompactRIO系统可以取得CAN帧。然而,帧到频道转换通常所做的实时操作系统上,并且可以是处理器密集型的。帧到频道转换的一个方面,它特别处理器密集型是搜索的CAN消息的数据库以匹配从模块到一个消息ID读帧ID。这个搜索的性能成本是成正比的数据库CAN报文的数量,因此使用大CAN数据库的应用程序要求的RT处理器的大量时间进行帧通道转换。 而不是执行在实时操作系统这种转换,可以代替装载CA
fp_prj
- FPGA Verilog 分频程序。用于板子验证及检测功能测试非常方便 -FPGA Verilog program , use for the board analyst and test . very helpfull
eetop.cn_I2Cslave
- I2C slave功能模块的一种实现方式,简单易根据自己实际需求做修改,已经过FPGA验证可以很好的工作-An implementation of I2C slave function modules, easy to make changes according to their actual needs, has been verified FPGA can work well ...
bingo_spi_test
- 利用SPI实现FPGA和外设之间的通信。经过Modelsim仿真验证。(为FPGA设计技巧与案例开发详解一书源码)(Using SPI to implement communication between FPGA and peripheral. After Modelsim simulation verification. (for FPGA design techniques and case development detailed explanation of a book source