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搜索资源列表

  1. shuzizhongsheji

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  2. 多功能数字钟设计 一、设计任务: (一)主体功能 用HDL设计一个多功能数字钟,包含以下主要功能: 1.计时及校时,时间可以24小时制或12小时制显示 2.日历:显示年月日星期,及设定设定功能 3.跑表:启动/停止/保持显示/清除 4.闹钟:设定闹钟时间,整点提示 -multifunctional design of a digital clock, design tasks : (1) the main function of HDL design with a
  3. 所属分类:软件工程

    • 发布日期:2008-10-13
    • 文件大小:304.5kb
    • 提供者:xiak
  1. pld MegaWizard Plug-In Manager

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  2. 利用QuartusII的"MegaWizard Plug-In Manager", 设计输入数据宽度是4bit的ADD、SUB、MULT、DIVIDE、COMPARE 把它们作为一个project,DEVICE选用EPF10K70RC240-4,对它们进行 时序仿真,将仿真波形(输入输出选用group)在一页纸上打印出来。 2.利用QuartusII的"MegaWizard Plug-In Manager"中的LPM_
  3. 所属分类:软件工程

    • 发布日期:2016-01-24
    • 文件大小:31.46kb
    • 提供者:李侠
  1. shixunlaozhong

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  2. 基于Verilog HDL语言的多功能数字钟,能够实现置位和清零功能。 -Verilog HDL language-based multi-function digital clock, to achieve set and clear functions.
  3. 所属分类:Communication

    • 发布日期:2017-05-08
    • 文件大小:1.56mb
    • 提供者:王涛
  1. shizhong

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  2. 基于Verilog HDL语言的数字时钟程序,有秒脉冲,,计数,译码显示等部分-based on Verilog HDL language,about clock
  3. 所属分类:File Formats

    • 发布日期:2017-05-03
    • 文件大小:771.98kb
    • 提供者:Snape
  1. 4.实验四 硬件综合实验

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  2. 实验目的: 熟悉ISE8.2开发环境,掌握工程的生成方法; 熟悉SEED-XDTK_V4实验环境; 了解LCD的HDL实现; 了解Memory模块的使用。 实验内容: FPGA的memory模块的生成及例化; 系统时钟设计; LCD点亮。(Experimental purpose: Familiar with ISE8.2 development environment, master the method of Engineering generation;
  3. 所属分类:文章/文档

    • 发布日期:2017-12-22
    • 文件大小:4.79mb
    • 提供者:哈哈啊的
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