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串并转换
- 用汇编写的串并转换程序，在masm 下调试-was compiled using the conversion and string, can debug
单片机串口编程
- 单片机串口编程---包含串并转换电路驱程序，驱动光二极管闪动程序， 串口发送和接收程序！
verilog实现串并转换模块
- verilog实现串并转换模块
verilog实现串并转换
- verilog实现串并转换的源代码
系统串并端口屏蔽驱动
- 驱动级别屏蔽系统串并端口
基于FPGA的串并转换程序
- 基于FPGA的串并转换程序，8位并行。调试仿真成功，内附仿真波形文件
verilog vhdl编写的串并转换
- verilog vhdl编写的串并转换
jdcbzh.使用VHDL语言实现串并转换模块的实现
- 使用VHDL语言实现串并转换模块的实现，可在QUARTUS上实现,Use VHDL language string and conversion module, but in QUARTUS
s2p.rar
- 串并转换功能，采用VERILOG语言编写，包括测试文件，与大家分享，供大家参考,SERDES function, the use of language VERILOG, including the test documents to share with you, for your information
中文带字库12864M支持串并口
- 中文带字库１２８６４支持串并口低功耗图形点阵３.３-５供电,ok
SHFRT4_1
- 四位串入并出移位寄存器,实现串并转换,已通过时序验证-Four series in and out of shift register, to achieve string and conversion, has passed the timing verification
verilog
- verilog语言例题集锦 包含加法器，乘法器，串并转换器等verilog源代码-Example Collection contains verilog language adder, multiplier, and converters, such as string verilog source code
seri-para
- 串行数据经过串并转换成4位并行数据输出，而后再经过并串转换成串行数据输出，输出与输入相同，只是有延时-After the serial data string and convert it into a 4-bit parallel data output, and then convert the string through and the serial data output, the output and input the same, but delayed
synchronous
- 1：10串并转换，包括同步检测和字对齐功能。-1:10 string and conversion, including the simultaneous detection and word alignment.
FPGA_common_idea
- 本文讨论的四种常用FPGA/CPLD 设计思想与技巧：乒乓操作、串并转换、流水线操作、数据接口同步化，都是FPGA/CPLD 逻辑设计的内在规律的体现，合理地采用这些设计思想能在FPGA/CPLD 设计工作种取得事半功倍的效果。-This article discusses the four commonly used FPGA/CPLD design ideas and techniques: ping-pong operation, strings, and conversion, pipe
zzx
- 这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的，尤其在通信线路方面的复用和分解方面，原理上就是一个串并转换和并串转换的过程。举个简单的例子，计算机串口发送数据的过程，如果满足发送条件了，其实就是一个并串转换的过程了。好了，废话不说，看代码就是。 写完一看，一个并串转换居然搞了这么大，有点失败。但是整个代码已经通过了后仿真，而且思路还是比较清楚的，可靠性和稳定性方面也应该没有问题滴，呵呵。不过说老实话，里面有些信号是确实可以去掉的，不过后来就懒
elecfans.comMPSK
- 用VHDL实现的基带信号进行MPSK调制 及串并转换-Achieved using VHDL baseband MPSK signal modulation and SERDES
chuanbing
- 自己编写的串并变换的fpga程序，使用verilog语言-I have written FPGA series and transform, the use of Verilog language
readme_vhd
- VHDL串并转换源程序，可以实现信号在串行和并行间的转换。-SERDES VHDL source code, you can achieve signal at between serial and parallel conversion.
chuanbingzhuanhuan
- 这个并串转换代码是依靠同步状态机来实现其控制的。其实并串转换在实际的电路中使用还是比较多的，尤其在通信线路方面的复用和分解方面，原理上就是一个串并转换和并串转换的过程。举个简单的例子，计算机串口发送数据的过程，如果满足发送条件了，其实就是一个并串转换的过程了。好了，废话不说，看代码就是。 -And the string conversion of the code is relying on the synchronization state machine to achieve its c