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数字锁相环设计源程序
- PLL是数字锁相环设计源程序, 其中, Fi是输入频率(接收数据), 数字锁相技术在通信领域应用非常广泛，本例用VHDL描述了一个锁相环作为参考，源码已经调试过。编译器synplicty.Fo(Q5)是本地输出频率. 目的是从输入数据中提取时钟信号(Q5), 其频率与数据速率一致, 时钟上升沿锁定在数据的上升和下降沿上；顶层文件是PLL.GDF-digital phase-locked loop PLL design source, in which Fi is the input freque
c51chengxujinji
- c51程序集锦，很好的源码，包括资料，其中包含：16进制<->10进制互换程序，24c01-24c16读写驱动程序，通用93c06-93c86系列，ACM-12864汉字液晶显示驱动程序，at29c040_card（有原理图），智能化家电控制，E-1330点阵液晶屏驱动程序，hd44780，HT1380实时时钟驱动程序，ht9200b驱动程序，单个汉字库字摸提取程序，tc2.0编译（源码），按键扫描驱动程序，串行驱动led显示，89C51系列CPU编程器（80F51,87F51），1
FPGA_bit_clock_data_recovery
- 基于FPGA的新型数据位同步时钟提取(CDR)实现方法
UYYTY
- 一种关于高速时钟提取的文章，讲述了锁相环提取时钟的优缺点。
ask100
- 时钟同步模块：通过时钟同步模块，将模拟前端提取的时钟信号和数据进行同步，使得数字后端可以正确读取数据。-Clock synchronization module: The clock synchronization module, the analog front-end of the clock signal extraction and data synchronization, making the number of back-end data can be read correctly
auk_sdsdi
- 用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
manchester_encoding
- 用电压的变化表示0和1.规定在每个码元中间发生跳变.高→ 低的跳变表示0,低→ 高的跳变表示为1,也就是用01表示0,用10表示1.每个码元中间都要发生跳变,接收端可将此变化提取出来作为同步信号,使接收端的时钟与发送设备的时钟保持一致.-With the voltage changes that have 0 and 1. Provides that each code element transitions occurring in the middle. High to low transi
XAPP868
- E1/T1时钟提取和恢复源码 是xilinx的IP源码-E1/T1 clock recover code,it is xilinx s IP code
pll_clock
- 自己写的时钟提取逻辑。用于时钟恢复电路。-Write your own clock extraction logic. For the clock recovery circuit.
mydesign_DPLL
- 实现了数字锁相环设计，可以用于信号的时钟提取供本地时钟使用-the design introduced a method to use DPLL,we can get the local clock from the signal
6.25g_dfe
- 高速数字传输技术, 时钟提取，均衡，高速采样 -high speed serdes， clock and data recovery, equalization, high-speed sampling
sorna_agc_serdes
- 高速数字传输技术, 时钟提取，决策反馈均衡，高速采样, -high speed serdes， clock and data recovery, decision feedback-equalization, high-speed sampling
VHDL
- 通过一种新的方法来进行同步时钟提取，来自于美国某大学实验室-vhdl
Bit_synchronization
- 这是一个位同步的FPGA完整代码，是用Verilog写的，其中包括分频、时钟、时钟提取等各模块以及顶层文件，做调制解调的朋友可以-This is a synchronous FPGA complete code is written in Verilog, including frequency, clock, clock extraction module and the top-level file, do the modulation and demodulation of a frien
tongxinxitong
- 通信系统建模及仿真，包括二进制传输误码率仿真，HDB3码的解码，显示眼图，时钟提取提取等-Modeling and simulation of communication systems, including simulation of the binary transmission error rate, HDB3 code, decode and display the eye diagram, the clock extraction extraction
HDB3
- HDB3协议的编解码，并有对于频率为32768HZ的仿真图，并且将时钟线数据线合一，并有同步时钟提取的模块。-failed to translate
FPGA-based-clock-extraction-circuit
- 基于FPGA的时钟提取电路.跳变沿捕捉程序.可控计数器程序-FPGA-based clock extraction circuit. Edge capture process. Controllable counter program
Bitsynchronizationclockprogramdesign
- 一种新型位同步时钟提取方案以及实现。基于的是fpga。-A new bit synchronization clock extraction programs and implementation. Based on the fpga.
counter
- verilog 写的一个增减计数器的例子，可用于位同步时钟提取中，已经经过验证，可直接添加到自己的工程中。-Verilog write an increase or decrease the counter example, can be used to extract a synchronous clock, has been validated and can be directly added to your project.