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anjian
- 按键输入模块（key）： --可编程延时发生器（数字同步机）的前端输入模块：0－9十个数字键按键输入模块原型 --前端模块：消抖 --对i0－i9十个输入端的两点要求： --（1）输入端要保证一段时间的稳定高电平 --（2）不能同时按下两个或多于两个的键 --后级模块：1、编码；2、可变模计数器 --编码模块：8线－4线（0－8 BCD码） --可变模计数器模块：以编码模块输出的32位BCD码为模值-button input module (key) : -- p
mod6_cnt
- 一个用VerilogHDL语言编写的模6的二进制计数器-a Verilog HDL language used in the preparation of the six-binary counter
fsm_mo10counter
- 模十计数器，状态机，用状态机控制计数器，00为保持，01为加1计数，02为+2计数-module10 counter
ModifyInstruction
- 数字环路滤波器是由变模可逆计数器构成的。 该计数器设计为一个17 位可编程(可变模数) 可逆 计数器,计数范围是,由外部置数DCBA 控制-Digital loop filter is composed of variable-mode reversible counter. The counter is designed to a 17-bit programmable (variable modulus) reversible counter, counting range is s
kbmjsq
- 用Verilog HDL语言实现可变模计数器的功能，并通过Quartus Ⅱ 功能仿真验证-Variable with the Verilog HDL language to counter the function module and function through simulation Quartus Ⅱ
shuzipiaobiao
- 数字跑表的60，100模计数器，2个模60，一个模100组成功能模块-mod60，mod100，count，EDA
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- VHDL模为10，范围为0-9，可变模计数器是指计数／模值可根据需要进行变化的计数器。-VHDL model of 10, the range of 0-9, the variable modulus counter is counting/A value can be changed as needed counter.
kbm
- 基于VHDL硬件描述语言的可变模计数器的仿真案例代码及操作步骤-VHDL hardware descr iption language based on the variable-mode counter case simulation code and the steps
decimal_divison
- 使用双模计数器实现的FPGA小数分频器，语言verilog HDL。-FPGA implementation using dual-mode fractional divider counter, language verilog HDL.
anylist-exam
- 任意模计数器FPGA程序代码设计，可实现模1000以内的任意模，更改参数可提高范围-Any mold counter FPGA code design, model 1000 can be achieved within any mode, change the parameters can increase the range
variabled-counter
- 这是一个变模计数器的vhdl程序，可以实现模值为9、11、13、15的计数功能。-This is a variable modulus counter vhdl program value 9,11,13,15 counting function can be achieved mold.
A-4-bit-variable-modulus-counter
- 用Verilog HDL设计一个4bit变模计数器和一个5bit二进制加法器。在4bit输入cipher的控制下，实现同步模5、模8、模10、模12及用任务调用语句实现的5bit二进制加法器，计数器具有同步清零和暂停计数的功能。主频为50MHz，要求显示频率为1Hz。-A 4-bit variable modulus counter and a 5bit of binary adder using Verilog HDL design. 4bit input under the control
SONGER
- 利用ABEL语言设计一个多模计数器，对实验台上的100KHz进行分频，产生8种希望的频率。将8种频率的信号输入喇叭，产生8种不同声音，驱动喇叭的方波占空比应是50％，以增大音量。频率调制成功后，将8种音调按一定的优先级输出。-ABEL language use to design a multi-mode counter, the experimental stage 100KHz dividing to produce eight kinds of the desired frequency.
state10
- VHDL 三、五奇数模计数器 占空比0.5-VHDL counter odd mode duty cycle 0.5
m60v20161109
- 用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly)
m60component20161109
- 用verilog语言实现的模为60的计数器，经编译合格，利用quarter2及以上可以直接使用，并使用了分块模式(Using Verilog language to achieve the modulus of 60 counters, compiled by qualified, using quarter2 and above can be used directly, and the use of sub block mode)
模60计数器
- 基于basys2的模60计数器设计，语言verilog(Design of module 60 counter based on basys2, Language Verilog)
m60
- 使用verilog实现模六十计数即0-1-2-3-4-5-.......-59-0-1-2的功能。(Use Verilog to realize the function of the mode sixty count, 0-1-2-3-4-5-....-59-0-1-2.)
计数器
- 计数器,可参数化的计数器，进行M模的计数操作。(Counter, parameterized counter, for M - mode counting operation)
模24计数器
- 模24计数器的Quartus II文本输入设计及其test bench(Quartus II text input design and test bench of modulo 24 counter)