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搜索资源列表

  1. trigger

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  2. D触发器和JK触发器,使用emacs编写源文件,iverilog仿真通过,内有png仿真图像截屏-D flip-flop and JK flip-flop, use emacs to prepare source file, iverilog simulation adopted, within the simulation images png screenshots
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-30
    • 文件大小:4.79kb
    • 提供者:孙斌
  1. jk

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  2. 触发器设计范例,JK触发器的VHDL实现-Trigger for example, JK flip-flop of VHDL implementation
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-24
    • 文件大小:284.58kb
    • 提供者:宋茜
  1. 2into2jk.ewb.tar

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  2. 通过jk触发器实现2进2的EWB程序,直接在EWB环境下运行仿真,快捷方便 -Jk Trigger 2 by 2 into the EWB program, run directly in the EWB simulation environment, fast and convenient
  3. 所属分类:Other systems

    • 发布日期:2017-04-08
    • 文件大小:6.82kb
    • 提供者:Frank T
  1. Trigger

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  2. 各类触发器VHDL源码程序,在quartus-ii7.2版本上测试通过,文件中包括D触发器,JK触发器,RS触发器,T触发器。-Various triggers VHDL source code program in quartus-ii7.2 version of the test is passed, the document includes a D flip-flop, JK flip-flop, RS flip-flop, T flip-flop.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:904.23kb
    • 提供者:baoguocheng
  1. the_design_basedonfpga

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  2. 1. clkdiv 介绍时钟分频器的建模 2. counter 介绍计数的建模 3. dtrig 介绍D触发器的建模 4. jktrig 介绍JK触发器的建模 5. shiftreg 介绍移位寄存器的建模 6. ttrig 介绍T触发器的建模-The 1. Clkdiv modeling clock divider 2. Counter introduced count modeling the The 3. Dtrig 4. Jktrig introduce the mod
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-11-01
    • 文件大小:562.64kb
    • 提供者:丁俊辉
  1. JK-Trigger

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  2. 基于labviewd可以实现的JK触发器-JK Trigger
  3. 所属分类:LabView

    • 发布日期:2017-04-01
    • 文件大小:28.61kb
    • 提供者:jef
  1. VHDL_trigger

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  2. 本实验是VHDL的触发器实现,将基本RS触发器,同步RS触发器,集成J-K触发器,D触发器同时集成在一个CPLD芯片中模拟其功能,并研究其相互转化的方法。-This experiment is the trigger of VHDL realize, will be basically RS flip-flop, synchronous RS flip-flop, the integrated JK flip-flop, D flip-flops simultaneously integrate
  3. 所属分类:software engineering

    • 发布日期:2017-04-08
    • 文件大小:711.1kb
    • 提供者:陈芳
  1. EDA

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  2. 1.八进制计数器 2.八位右移寄存器 3.八位右移寄存器(并行输入串行输出) 4.半加 5.半加器 6.半减器 7.两数比较器 8.三数比较器 9.D触发器 10.T触发器 11.JK1触发器 12.JK触发器 13.三位全加器 14.SR触发器 15.T1触发器 16.三太门 17.有D触发器构成的6位2进制计数器 18.带同步置数的7进制减法计数器(6位右移寄存器) 19.二十四进制双向计数器 20.二选一 21
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-21
    • 文件大小:4.05kb
    • 提供者:wanghao
  1. code

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  2. 设计RS、JK、D、T 四种触发器,掌握异步复位置位的方法以及四种触发功能的实现方 法,掌握QuartusII 软件的使用方法以及GW48 型SOPC 开发平台中的输入输出模式配置方 法。 -Design RS, JK, D, T four kinds of triggers, grasp complex bit asynchronous methods and how to configure four trigger implementation function Quartu
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:742byte
    • 提供者:张双图
  1. 11

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  2. 用verilog编写的带同步清0、同步置1 的D 触发器;带异步清0、异步 置1 的JK 触发器-Verilog prepared by the synchronous belt, synchronous D flip-flop 0 1 with Asynchronous Clear 0, asynchronous set D trigger 1 with Asynchronous Clear 0, asynchronous set JK trigger 1!!!!!!
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-03
    • 文件大小:516.97kb
    • 提供者:望奎
  1. Exp302

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  2. 这是一个在quartus2上写好的JK触发器,下载并运行其中quartus文件即可。(This is a JK trigger written on quartus2, downloading and running the quartus file.)
  3. 所属分类:其他

    • 发布日期:2018-01-10
    • 文件大小:7.21mb
    • 提供者:瓜皮233
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