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搜索资源 - VHDL clock generator
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用VHDL编写的数字时钟,可变宽度脉冲产生器-prepared using VHDL digital clock, Variable width pulse generator, etc.
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基于ROM的正弦波发生器的设计：1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成
2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输入时钟。
,ROM-based design of the sine wave generator: 1. Sinusoidal waveform generator by the data storage module (ROM), wav
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设计并调试好一个能产生”梁祝”曲子的音乐发生器，并用EDA实验开发系统（拟采用的实验芯片的型号可选Altera的MAX7000系列的 EPM7128 CPLD ，FLEX10K系列的EPF10K10LC84-3 FPGA， ACEX1K系列的 EP1K30 FPGA，Xinlinx 的XC9500系列的XC95108 CPLD，Lattice的ispLSI1000系列的1032E CPLD）进行硬件验证。
设计思路
根据系统提供的时钟源引入一个12MHZ时钟的基准频率，对其进行各种分频
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基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。
使用计时器的方式产生时钟波形。
提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
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关于频率计程序的设计，LCD控制程序，PSK调制解调的控制程序，MSK调制解调控制程序，电梯控制程序，TLC5510控制程序，基带码发生器程序，电子琴程序，自动售货机程序，电子时钟程序，步进电机控制定位系统，波形发生器，出租车计价器，ADCO809-Procedures regarding the design of frequency meter, LCD control procedures, PSK modulation and demodulation of the control pr
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DEMO2 数码管扫描显示电路/DEMO4 计数时钟
DEMO5 键盘扫描设计/DEMO6 波形发生器/DEMO7 用DAC实现电压信号检测/DEMO8 ADC电压测量/DEMO9 液晶驱动电路设计-DEMO2 digital tube display circuit scan/DEMO4 count clock scan design DEMO5 keyboard/DEMO6 Waveform Generator/DEMO7 implementation by DAC voltage si
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一个秒表的硬件设计，学习数字电路中基本RS触发器、单稳态触发器、时钟发生器及计数、译码显示等单元电路的综合应用。-The hardware design of a stopwatch, learn basic digital circuit in the RS flip-flops, monostable multivibrator, the clock generator and counting, decoding display unit integrated circuit applic
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可靠的时钟产生器，采用同步设计，经过编译仿真，结果正确-Reliable clock generator, using synchronous design, compiled simulation, the results of the correct
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基于VHDL的函数信号发生器，可输出方波，阶梯波，三角波，正铉波，用示波器观察-VHDL-based function of the signal generator can output a square wave, step-wave, triangle wave, positive-hyun waves observed with an oscilloscope
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基于ROM的正弦波发生器的设计
一．实验目的
1. 学习VHDL的综合设计应用
2. 学习基于ROM的正弦波发生器的设计
二．实验内容
设计基于ROM的正弦波发生器，对其编译，仿真。
具体要求：
1.正弦发生器由波形数据存储模块（ROM），波形发生器控制模块及锁存模块组成
2.波形数据存储模块（ROM）定制数据宽度为8，地址宽度为6，可存储 64点正弦波形数据，用MATLAB求出波形数据。
3.将50MHz作为输入时钟。
-ROM-based
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contains some self generated vhdl files. it includes a clock generator, CRc generator, pulse generator etc.
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本系统是采用EDA技术设计的一个简易的八音符电子琴和音乐发生器，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现，它可以通过按键输入来控制音响。系统由乐曲自动演奏模块、乐器演示模块琴/乐功能选择模块、音调发生模块和数控分频模块五个部分组成。系统实现是用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、整合。本系统功能比较齐全，有一定的使用价值.-The system is designed using EDA technology with a simple ei
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包括1) 时钟发生器
2) 指令寄存器
3) 累加器
4) RISC CPU算术逻辑运算单元
5) 数据控制器
6) 状态控制器
7) 程序计数器
8) 地址多路器
-1) clock generator 2) instruction register 3) accumulator 4) RISC CPU arithmetic logical unit 5) of the data controller 6) state controller 7),
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时钟发生器用于生成不同的时钟信号clock、clk2、fetch与alu_clk，产生的时钟信号clk送往寄存器与状态控制器，时钟信号clk2送往数据控制器与状态控制器，信号fetch送往数据控制器与地址多路器，信号alu_clk送往算术逻辑单元。-Clock generator to generate different clock signals clock, clk2, fetch and alu_clk, generated clock signal sent to register w
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VHDL alu unit design and simulation with RAM, ROM, clock generator and 2 simple programs to execute.
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VHDL语言设计的RISC_CPU，分为八个基本部件分模块构建，分别为时钟发生器，指令寄存器，累加器，算术逻辑运算单元，数据控制器，状态控制器，程序计数器以及地址多路器-The VHDL language RISC_CPU, is divided into eight basic components of modular construction, respectively, the clock generator, the instruction register, accumulator,
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clock generator vhdl code
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D_flipflop：1位D触发器的设计
D_fllipflop_behav：4位D触发器的设计
reg1bit：1位寄存器设计
reg4bit：4位寄存器设计
shiftreg4：一般移位寄存器的设计
ring_shiftreg4：环型移位寄存器的设计
debounce4：消抖电路的设计
clock_pulse：时钟脉冲电路的设计
count3bit_gate：3位计数器的设计
count3bit_behav：3位计数器的设计
mo
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Test Clock Generator. You can learn how to implement test clock generator in VHDL
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A VHDL pulse generator that generates customizable square wave pulses on an arbitrary number of channels. Controlled by UART communication through serial port. Tuned for 5ns period clock signal.
The pulse width and delay of each channel is fully
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