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verilog_ise_spatan3_clock
- verilog 时钟程序实例在ise下编译通过spatan3的芯片-Verilog clock procedures and ideally under the examples compiled by the chip spatan3
clock
- 自己编写的一个verilog时钟程序，在xilinx的ISE仿真通过
verilog数字时钟论文及代码
- verilog数字时钟论文及源代码
采用格雷码的FIFO控制模块（verilog）
- 异步FIFO常用于存储、缓冲在两个异步时钟之间的数据传输。在异步电路中，由于时钟之间周期和相位完全独立，因而数据的丢失概率不为零。如何设计一个高可靠性、高速的异步FIFO电路便成为一个难点。本例采用格雷码方式，用verilog语言实现了异步FIFO控制，大大降低误码率，提高了可靠性。
ddc_scl_detect
- 显示器ddc数据通道的时钟和数据信号检测的Verilog代码。
verilog32位浮点数乘法器
- 采用verilog写的32位浮点数乘法器，组合电路，只需要一个时钟周期就可完成运算
基于verilog HDL语言的电子钟
- 基于verilog HDL语言的电子钟，多功能电子时钟,Verilog HDL language-based electronic bell, electronic multi-function clock
ledcount60.verilog语言书写 用数码管显示
- verilog语言书写 用数码管显示，60位的计数器，加上分频模块可以实现时钟功能,verilog language digital display, 60-bit counter, together with the sub-frequency clock function modules can be achieved
长帧同步时钟的verilog设计
- 长帧同步时钟的verilog设计，供初学者使用和参考。-Long frame synchronization clock verilog design for beginners to use and reference.
dpll
- dpll的verilog代码，完成数字锁相。用于时钟对准，位同步。-dpll the verilog code to complete the digital phase-locked. Alignment for the clock, bit synchronization.
CPU
- verilog编写CPU： 1. 哈佛存储器结构，大端格式； 2. 类MIPS精简指令集，支持子程序调用和软中断； 3. 实现了乘除法； 4. 五级流水线，工作频率可达80MHz（每个时钟周期一条指令，不计流水线冲突）。 -MIPS like CPU using verilog
FPGA_Clk
- 基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。 使用计时器的方式产生时钟波形。 提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
DS1302
- 基于VerilogHDL编写的时钟管理芯片DS1302实验开发程序。-VerilogHDL prepared based on clock management chips DS1302 experimental development program.
SDH
- SDH开销的接收处理，要求： 1， A1和A2字节为帧头指示字节，A1为“11110110”，A2为“00101000”，连续3个A1字节后跟连续3个A2字节表示SDH一帧的开始。要求自行设计状态机，从连续传输的SDH字节流中找出帧头。 2， E2字节为勤务话通道开销，用于公务联络语音通道，其比特串行速率为64KHz(8*8K=64)。要求从SDH字节流中，提取E2字节，并按照64K速率分别串行输出E2码流及时钟，其中64K时钟要求基本均匀。（输出端口包括串行数据和64K串行时钟）
50M
- verilog 语言写的分频模块，实现用50Mhz的时钟频率分出1hz的频率，也就是一秒的频率-verilog language sub-frequency module, using the 50Mhz clock frequency 1hz separation, that is, the frequency of second
spi_controller
- SPI控制器，基于VERILOG描述，分模块设计，共6个模块，时钟产生模块，移位模块，主模块，从模块，定义模块，顶层模块。-SPI controller, based on the VERILOG descr iption, sub-module design, a total of six modules, clock generation module, shift module, main module, from the modules, custom module, top modul
elc_clock
- verilog实践 elc_clock 电子时钟设计-Verilog design practice elc_clock electronic clock
verilog
- 多功能数字时钟的verilog语言描述，基于quarters II平台-Multifunction digital clock verilog language descr iption of quarters II-based platforms
A4_Clock_Top
- 24小时制数字时钟，可自行调节时间，能暂停。(24 hours digital clock, can adjust time, can pause.)
FPGA_实时时钟设计
- 通过配置DS1302芯片来实现实时时钟的监测，我们通过通过控制2个按键来选择我们要在数码管上显示的时间，按下按键1我们来显示周几，按下按键2来显示年月日，不按显示时分秒，这样显示复合我们的数字表的显示(By configuring DS1302 chip to monitor the real-time clock, we select the time that we want to display on the digital tube by controlling 2 keys. Pres