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搜索资源 - clock signal in fpga
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本代码介绍了使用VHDL开发FPGA的一般流程，最终采用了一种基于FPGA的数字频率的实现方法。该设计采用硬件描述语言VHDL，在软件开发平台ISE上完成，可以在较高速时钟频率（100MHz）下正常工作。该设计的频率计能准确的测量频率在1Hz到100MHz之间的信号。使用ModelSim仿真软件对VHDL程序做了仿真，并完成了综合布局布线，最终下载到芯片Spartan-II上取得良好测试效果。-the code on the FPGA using VHDL development of the
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1、 利用FLEX10的片内RAM资源，根据DDS原理，设计产生正弦信号的各功能模块和顶层原理图； 2、 利用实验板上的TLC7259转换器，将1中得到的正弦信号，通过D/A转换，通过ME5534滤波后在示波器上观察； 3、 输出波形要求： 在输入时钟频率为16KHz时，输出正弦波分辨率达到1Hz； 在输入时钟频率为4MHz时，输出正弦波分辨率达到256Hz； 4、 通过RS232C通信，实现FPGA和PC机之间串行通信，从而实现用PC机改变频率控制字，实现对输出正弦波频率的控制。-a use
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基于Cyclone EP1C6240C8 FPGA的时钟产生模块。主要用于为FPGA系统其他模块产生时钟信号。采用verilog编写。
使用计时器的方式产生时钟波形。
提供对于FPGA时钟的偶数分频、奇数分频、始终脉冲宽度等功能。-Based on Cyclone EP1C6240C8 FPGA' s clock generator module. Is mainly used for the FPGA system clock signal generated in other
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8.4 ADC0809 VHDL控制程序
见随书所附光盘中文件：ADC0809VHDL程序与仿真。
--文件名：ADC0809.vhd
--功能：基于VHDL语言，实现对ADC0809简单控制
--说明：ADC0809没有内部时钟，需外接10KHz~1290Hz的时钟信号，这里由FPGA的系
--统时钟（50MHz）经256分频得到clk1（195KHz）作为ADC0809转换工作时钟。
--最后修改日期：2004.3.20
-8.4 ADC0809 VHDL con
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ASIC中多时钟域处理方法白皮书。描述了ASIC设计/FPGA设计中跨时钟域信号的处理方法。-ASIC in the multi-clock domain approach the White Paper. Describes the ASIC design/FPGA design in the inter-clock domain signal processing methods.
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FPGA/keyboard interface is shown in figure 1. When the FPGA “reads” the Data or
Clock inputs both PS2Data_out and PS2Clk_out are kept low which puts the tri-state buffers
in high impedance mode. When the FPGA "writes" a logic 0 on an output, the
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基于FPGA闹钟系统的设计。
1.秒模块实际上是一个计数器，一秒记录一次并输出。
2.分，时模块在一个脉冲上升沿计数一次的基础上，加入了时间调整控制。
3.调整时间的控制模块，在使能信号有效时，才可实现时分的调整。
4.闹钟调整及控制模块，可实现闹钟设时的调节功能。
5.显示模块，实现时间与闹钟显示的切换。
6.闹铃模块，实现闹铃的发声装置。
7.总逻辑模块，实现电子闹钟相应功能的总系统。
-FPGA-based alarm system design. 1. S
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设计了一个具有双时钟信号，双复位信号的FIFO，用于FPGA中的数据缓冲，RAM的定义是参数型，可以根据自己的需求，修改此参数，完成RAM的容量扩展。程序中有详细的说明-Designed a dual-clock signal, double reset signal FIFO, for the FPGA in the data buffer, RAM is defined as parameter type, according to their needs, and modify this
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目录
FPGA & MCU 开发板介绍
实验1 QuartusII 软件应用
实验2 Keil C51 应用
实验3 字符型LCD YM1602 的应用
实验4 带字库的中文LCD YM12864 的应用
实验5 时钟芯片DS1302 的应用
实验6 I2C 总线器件AT24C64 的应用
实验7 数字温度传感器的应用
实验8 行列式键盘
实验9 硬件电子琴的设计
实验10 AD 与DA 的使用
实验11 简易DDS 信号源设计
实验12 用模
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在数字通信中，通常直接从接收到的数字信号中提取位同步信号，这种直接法按其提取同步信号的方式，大致可分为滤波法和锁相法。锁相法是指利用锁相环来提取位同步信号的方法，本设计方案就是基于锁相环的位同步提取方法，能够比较快速地提取位同步时钟，并且设计简单，方便修改参数。采用Quartus II设计软件对系统进行了仿真试验，并用Altera的Cyclone II系列FPGA芯片Ep2c5予以实现。-In digital communication, usually from receiving direc
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The design of the All Digital FM Receiver circuit in this project uses Phase Locked Loop (PLL) as the main core. The task of the PLL is to maintain coherence between the input (modulated) signal frequency,iωand the respective output frequency,oωvia p
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分频器是指使输出信号频率为输入信号频率1/N的电子电路,N是分频系数。在许多电子设备中如电子钟、频率合成器等，需要各种不同频率的信号协同工作，常用的方法是以稳定度高的晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。
本文当中，在分析研究和总结了分频技术的发展趋势的基础上，以实用、可靠、经济等设计原则为目标，介绍了基于FPGA的多种分频器的设计思路和实现方法。本设计采用EDA技术，以硬件描述语言VHDL为系统逻辑描述手段设计文件，在QuartusⅡ工具软件环境下
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为达到干涉合成孔径声纳系统对信号源的特殊要求,提出了一种基于SOPC技术的FPGA实现方法,该信号源一方面提供给发射机模拟信号,还给回波信号采集系统提供时钟和同步信号以保证信号系统时间一致性,同时还给接收机的时变增益信号实现对回波信号衰减的补偿 另一方面还实时采集并传输声纳系统在水下的运动姿态、深度、压力等信息 经过湖试和海试,该信号源系统完成了模拟信号和数字信号各项指标的测试,满足设计要求。-To reach the special requirements interferometric s
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正弦信号发生器的设计,正弦信号发生器的结构由3 部分组成。数据计数器或地址发生器、数据ROM 和D/A。性能良好的正弦信号发生器的设计要求此3 部分具有高速性能，且数据ROM 在高速条件下，占用最少的逻辑资源，设计流程最便捷，波形数据获最方便。下图是此信号发生器结构图，顶层文件SINGT.VHD 在FPGA 中实现，包含2 个部分：ROM 的地址信号发生器，由5 位计数器担任，和正弦数据ROM，拒此，ROM由LPM_ROM模块构成能达到最优设计，LPM_ROM底层是FPGA中的EAB或ESB等。
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在FPGA 设计中，计数器可以用来对信号的变化情况进行计数，是经常使用的功能块。
这里设计的是一个2 位宽计数器，可以从00 计数到11，计数原则是在时钟信号的控制下，每个时钟周期计数一次。计数器属于时序逻辑电路。-In the FPGA, the counter can be used to count the changes in the signal, the function block is often used.
Here design is a two-bit wide,
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Altera的I2C总线FPGA程序，内有详细使用说明- The I2C Controller is available in VHDL and is optimized for the Altera® APEX™ , Stratix® , and Cyclone™ device families.
All of the register addresses are defined as constants in the VHDL source
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本实验要求完成的任务是在时钟信号的作用下，通过输入的键值在数码管上
显示相应的键值。在实验中时，数字时钟选择 1KHZ 作为扫描时钟，用四个拨动
开关做为输入，当四个拨动开关置为一个二进制数时，在数码管上显示其十六进
制的值。 实验箱中的拨动开关与 FPGA 的接口电路，以及拨动开关 FPGA 的管脚连
接在实验一中都做了详细说明，这里不在赘述。-The experiment required to complete the task in the role of the clo
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通过FPGA中的时钟信号分频作为基准频率，将另一频率作为输入与之比较，并在数码管显示输入频率。(The frequency division of the clock signal in the FPGA is used as the reference frequency, the other frequency is used as input, and the input frequency is displayed in the digital tube.)
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FPGA设计中，实现基准时钟的分频模块，该模块是将外围电路中所提供的50MHZ将其分频，对时钟模块作用后产生一秒一秒的时钟信号，另外对显示模块的计数器提供时钟实现显示模块的扫描功能。(The design of FPGA, the reference clock frequency module, this module is provided in the peripheral circuit of the 50MHZ frequency, the clock module generates
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设计一个用于篮球比赛的定时器。要求：
（1）定时时间为24秒，按递减方式计时，每隔1秒，定时器减1；
（2）定时器的时间用两位数码管显示；
（3）设置两个外部控制开关，开关K1控制定时器的直接复位/启动计时，开关K2控制定时器的暂停/连续计时；当定时器递减计时到零（即定时时间到）时，定时器保持零不变，同时发出报警信号，报警信号用一个发光二极管指示。
（4）输入时钟脉冲的频率为50MHz。
（5）用Verilog HDL语言设计，用Modelsim软件做功能仿真，用Quartus II综
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