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sdsdi
- DVB系统的SDI数据数据传输接口，FPGA设计实现
xapp1076
- Implementing Triple-Rate SDI with Spartan-6 FPGA GTP Transceivers
sdi_receive
- 本程序是关于SDI 接口的描述，以用FPGA代替相关芯片； sdi_receive-This procedure is described on the SDI interface to use in place of the relevant FPGA chip sdi_receive
sdi_transmit
- 本程序是关于SDI 接口的描述，以用FPGA代替相关芯片； sdi_transmit-This procedure is described on the SDI interface to use in place of the relevant FPGA chip sdi_transmit
auk_sdsdi
- 用于FPGA设计的代码（Verilog代码），在FPGA设计中的高速串并转换，时钟提取，对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
altera_mf
- 高清或标清SDI信号，通过编写的FPGA的Audio程序进行处理。-HD or SD SDI signals, through the development of the FPGA-Audio procedures.
AudioVolCtrl
- 通过所编写的FPGA程序，对SDI的音频信号最后输出的声音进行控制-Prepared by the FPGA through the procedures, SDI audio signal to control the final output of the voice
SDI_PassThru_VHDL_Virtex5_ise12_2
- SDI_PassThru_VHDL是针对Virtex5 LXT FPGA的SDI码流从GTP收端环出到发端的一个完整工程，源自于Xilinx提供的源码，不一样的是去掉了开发板ml571所要求的昂贵的收发时钟同步子板，经过长时间的调试后，终端电视仍然可以显示，但是会丢帧。（收发时钟不同步，丢帧和收不到SDI码流都是正常的）-SDI_PassThru_VHDL for SDI application in the Virtex 5 FPGA board
sd_hd_sdi_good_using_micro8_CPU
- 美国Lattice公司的FPGA上实现的标清高清串行数字接口SDI的程序，使用到Micro8处理器，可以综合。-lattice FPGA to achieve the standard definition high-definition serial digital interface SDI program, the use of Micro8 processor on the FPGA.
xapp1014-xilinx-sdi
- 用fpga实现SDI，每一步都很清楚 搞视频的可以参考-Fpga realization of SDI, each step are clearly engaged in the video can refer to
Tsdi_receiveh
- 本程序是关于SDI 接口的描述，以用FPGA代替相关关芯片； sdi_receive， -This program is a descr iption of the SDI interface, to correlation. Chip FPGA instead sdi_receive,
Using-fpga-implementation-SDI
- 用fpga实现SDI（ xapp1014-xilinx-sdi）赛灵思原厂资料-Using fpga implementation SDI (xapp1014-xilinx-sdi) Xilinx original data
sdi_3g_hd_sd_code
- SDI格式视频产生代码，fpga编码，里面有3个文件分别对应3g,hd,sd信号，给不同的时钟就可以直接用了-SDI format video generation code
xapp1014-xilinx-sdi
- xilinx FPGA实现SDI接口输入输出(SDI in/out with xilinx FPGA)
SDI_controller
- 项目:用到FPGA驱动GV7600输出SDI信号，输出分辨率1920*1080p，首先，了解GV7600芯片的特性功能，按照bt1120协议传输10位Y，Cb，Cr数据；其次，我的项目中用的是10位通道分时复用传输Y，Cb，Cr数据；配置引脚很重要，当初verilog代码写好了，因为硬件引脚配置错误，导致调试一直不通；同时，sof文件也要一直更新(Based on FPGA to design the drive controller of GV7600)