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  1. 电子九阴真经

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  3. 所属分类:技术管理

  1. RX

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  2. 1路视频光端机的接收端,VHDL源码,使用全FPGA芯片的硬件,内建解帧、时钟、DESERDES-PDH a video of the receiving end, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:102.47kb
    • 提供者:tr
  1. TX

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  2. 1路视频光端机的发射端,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-The launch of a video PDH client, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-28
    • 文件大小:101.16kb
    • 提供者:tr
  1. LVDS_Serdes_list_FPGA1

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  2. FPGA之间的LVDS传输,采用serdes接口,传输速率达到400m-LVDS transmission between the FPGA using serdes interface, transfer rate up to 400m
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-06-02
    • 文件大小:13.67mb
    • 提供者:linpingping
  1. auk_sdsdi

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  2. 用于FPGA设计的代码(Verilog代码),在FPGA设计中的高速串并转换,时钟提取,对齐处理等功能-for FPGA design ,written by Verilog HDL the functions include SERDES , CDR and so on
  3. 所属分类:VHDL编程

    • 发布日期:2014-01-20
    • 文件大小:224.12kb
    • 提供者:龙珠
  1. F7-2VT-1DR

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  2. 2路视频光端机的,VHDL源码,使用全FPGA芯片的硬件,内建成帧、时钟、SERDES-2-way video PDH' s, VHDL source code, use the whole FPGA chip hardware, built-in framing, clock, SERDES
  3. 所属分类:VHDL编程

    • 发布日期:2013-09-15
    • 文件大小:451.16kb
    • 提供者:tr
  1. 8b10btest

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  2. lattice fpga serdes接口程序-lattice fpga serdes interface program
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.23kb
    • 提供者:yufei
  1. Four-FPGA-design-techniques

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  2. FPGA设计的四种常用思想与技巧,包括乒乓操作、串并转换、流水线操作、数据接口同步化-FPGA design of the four common ideas and techniques, including the operation of ping-pong, SERDES, pipelining, synchronization of data interface
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2015-07-28
    • 文件大小:106kb
    • 提供者:function wu
  1. ecp3pSerDes_Reset__Code

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  2. ecp3 fpga verilog 复位程序 用来复位FPGA内部serdes -ecp3 fpga verilog reset procedure
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-03
    • 文件大小:5.55kb
    • 提供者:daye
  1. xapp882

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  2. This application note describes the implementation of SERDES Framer Interface Level 5 (SFI-5) [Ref 1] in a Virtex-6 XC6VLX240T FPGA. SFI-5 is a standard defined by the Optical Internetworking Forum (OIF). The interface must operate bidirectionall
  3. 所属分类:Project Design

    • 发布日期:2017-05-03
    • 文件大小:1002.26kb
    • 提供者:ylt_9811115
  1. SoftSerDes_FPGA

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  2. 软件实现serdes的FPGA设计方法,非常有价值-FPGA design software serdes of
  3. 所属分类:Project Design

    • 发布日期:2017-05-09
    • 文件大小:1.85mb
    • 提供者:DR.Y
  1. latticeECP3-serdes-test-code

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  2. lattice ECP3系列高速FPGA serdes测试代码-lattice ECP3 series high speed serdes test code
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-05-19
    • 文件大小:5.17mb
    • 提供者:崔佰顺
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