资源列表
Lab17_seq_detect
- 一个序列检测器，在时钟的每个下降沿检查数据。当检测到输入序列 din 中出现 1101 或 0110时，输出 flag 为 1，否则输出为 0。 （1）当cs = 1，wr 信号由低变高（上升沿）时，din 上的数据将写入由 addr 所指定的存储单元 （2）当cs = 1，rd = 0时，由 addr 所指定的存储单元的内容将从 dout 的数据线上输出。 -A sequence detector, check the data in each clock falling edge. Wh
Lab10_shift_register_4b
- 设计一个能够递增和递减的8位双向循环计数器. （1）采用异步复位，复位后从第一个有效时钟的上跳沿开始计数；如果此时 dir=1 ，则递增计数，否则， 递减计数。 （2）输出 count 为 8 位； （3）对电路进行全面仿真。 （4）设计模块名为： counter8b_updown(count, clk, reset, dir) 测试平台的模块名为： tb_counter8b_updown() -The design of an incremen
ex15_logic_analysis
- fpga硬件实现逻辑分析仪，利用vga输出到显示器-fpga hardware logic analyzer using the vga output to the display
edge_detect_p
- 用于检测信号上升沿，输出与时钟相关的正脉冲-Detect the rising edge of the signal
booth_mult
- 布斯乘法器的verilog实现及仿真文件,使用modelsim仿真-booth mult s verilog and test
Nios
- 本文件讲的是基于nios的电机调速控制，内容详实可靠，可作为设计参考-dc motor control based on NIOS2
FPGA
- xilinx培训教程以及ISE使用教程 ISE是一个很好的FPGA开发软件
PIC24
- 此文档包含PIC16位单片机的C语言编程例程，包括液晶显示屏，按键检测，UART通信，SPI通信，A/D转换等，对16位单片机学习者有很大的帮户作用。-This document contains the PIC16 bit microcontroller C programming language routines, including LCD display, key detection, the UART communication, SPI communication, A/D con
DDS
- 基于VHDL的DDS设计代码，进过仿真验证，斌在FPGA实验板上实现-dds design
cpld_dsk
- TMS320C6416T DSK开发板的CPLD源程序，经测试编译通过并且下载成功。
clk
- 通过Verilog HDL实现多功能数字时钟 开发基于FPGA DE0-Verilog HDL Verilog HDL
dna_rd
- Xilinx Spartan-6 FPGA读取DNA数据并进行比较，产生比较结果信号输出。-Xilinx Spartan-6FPGA DNA data is read and compared, generate a comparison result signal output.