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dzzh
- eda课程设计:数字钟--vhdl语言全部源代码
my_design_frequency
- 在数字电路中，常需要对较高频率的时钟进行分频操作，得到较低频率的时钟信号。我们知道，在硬件电路设计中时钟信号是最重要的信号之一。 下面我们介绍分频器的 VHDL 描述，在源代码中完成对时钟信号 CLK 的 2 分频， 4 分频， 8 分频， 16 分频。 这也是最简单的分频电路，只需要一个计数器即可。-in digital circuits, and often the need for higher frequency for the clock frequency operation, th
lcd
- TMS320F2812模拟I2C总线驱动PCF8576，控制LCD
VHD
- 低电平脉冲状态的捕抓（多个）缓存并 用减小的并口线输出
vxworksGetTime.在Vxworks系统下如何获得系统时间的详细描述
- 这篇文档描述在Vxworks系统下如何获得系统时间的详细描述。,This document describes system in Vxworks time how to obtain a detailed descr iption of the system.
ADS8328
- 高速精密ADC，TI公司的ADS8328的FPGA控制程序，使用verilog语言-High-speed precision ADC, TI s ADS8328 control program the FPGA using verilog language
vhdl_case
- 这是一个两个状态机的文件 都是很输入有关的 是我很我的同学的 希望对大家还是有点帮助的 -This is a two state machine documents are related to the importation of my classmates I hope all of you a little help
clk_dly
- 用于信息传输时的时钟延时程序，可根据使用情况修改部分内容。-choose a person for a job； make use of personnel； need hands
DDS_TEST
- AD9854 C8051测试程序包括控制寄存器的设置，频率控制字的设置等。-AD9854 C8051 test procedures including the control register settings, frequency control word settings.
CS5361_DAT
- CS5361 ADC 驱动程序,其中还有时钟部分,这里是数据采集部分. 使用VerilogHDL编写,在Libero中编译,使用Actel芯片测试通过.-CS5361 ADC drivers, of which there are clock parts, here is the data collection using VerilogHDL written, compiled in Libero using Actel chip test.
delay
- STM8S的精准延时。包括us和ms。采用多种时钟频率，以提高程序的兼容性。-STM8S precision delay. Including us and ms. Using a variety of clock frequencies to improve program compatibility.
CSA
- carry save adder vhdl