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  1. fft

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  2. 数字信号处理(DSP)中快速傅立叶变换(基2)的算法。
  3. 所属分类:DSP编程

    • 发布日期:2008-10-13
    • 文件大小:1.17kb
    • 提供者:kcamellia
  1. music0

    0下载:
  2. 单片机发声《五月桂花香》,蜂鸣器试验,感受单片机的音乐
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:1.17kb
    • 提供者:zongjuyan
  1. checkid.rar

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  2. 身份证合法性判断,二代身份证合法性判断 ,ID card to determine the legitimacy, the legitimacy of the second generation ID card to determine
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:1.17kb
    • 提供者:robin chen
  1. c21_pn_code_generator

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  2. 精通verilog HDL语言编程源码之7——伪随机序列应用设计-Proficient in programming language source verilog HDL of 7- the application of pseudo-random sequence design
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-03-31
    • 文件大小:1.17kb
    • 提供者:李平
  1. WAVETAB

    0下载:
  2. DSP算法(ANSI_C) Wavetable Music Generator 4-20-94 PME -DSP algorithm (ANSI_C) Wavetable Music Generator 4-20-94 PME
  3. 所属分类:DSP program

    • 发布日期:2017-04-11
    • 文件大小:1.17kb
    • 提供者:vts
  1. shiftregister

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  2. Shift Register. VHDL code and its testbench.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-09
    • 文件大小:1.17kb
    • 提供者:mehmet
  1. ad_da_test

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  2. 基于SOPC EP2C5开发板的I2C总线的A/D D/A例程-A/D AND D/A routings interfaced with i2c based on sopc ep2c5
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-04
    • 文件大小:1.17kb
    • 提供者:gxm
  1. ps2

    0下载:
  2. FPGA实现ps2键盘控制,sparden 3s 250e-FPGA realization of ps2 keyboard, sparden 3s 250e
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-02
    • 文件大小:1.17kb
    • 提供者:burt
  1. bis

    0下载:
  2. 这是个并串转换的程序,用vhdl编写,希望对大家有用。-This is a string and the conversion process, using vhdl write, want to be useful.
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-06
    • 文件大小:1.17kb
    • 提供者:杜维轩
  1. time

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  2. 在doc下运行的秒表系统!自动跳数字!按相应的键可以开始,停止-The stopwatch is running in the doc! Digital automatic jump! You can start, stop, press the appropriate key
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-24
    • 文件大小:1.17kb
    • 提供者:王锐
  1. DIV

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  2. 最新修改 veilog 除法器,32位除16位,输出数据锁存-//divider dividend divisor* quotient+ remainder //dividend 32 bit //divisor 16 bit //quotient 32 bit //remainder 32 bit //need 32 clk to finish the calculation //start 1 start the calculation //s
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-12
    • 文件大小:1.17kb
    • 提供者:顺星
  1. axi lite 接口

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  2. 该文件完成了简单的axi lite 接口协议 Verilog 语言编程。欢迎交流讨论
  3. 所属分类:VHDL编程

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