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  1. I2C

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  2. I2C接口的读写程序,经验证完全可用,ok-I2C interface to read and write procedures, experience certificate completely available, ok
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-12
    • 文件大小:1.11kb
    • 提供者:exmh
  1. 25cl64

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  2. VRS51L3074与SPI接口器件FM25CL64的通讯程序-VRS51L3074 with the SPI interface device FM25CL64 Communication Program
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1.11kb
    • 提供者:王贵
  1. 44keyboard

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  2. 4*4键盘C51单片机程序.本程序已经调试通过,4*4键盘接P1口数据从P2的8个发光二极管来表示-4* 4 keyboard C51 Singlechip procedures. This procedure has been debugging through, 4* 4 keyboard access data from the P2 port P1 of the eight light-emitting diodes to indicate the
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-10
    • 文件大小:1.11kb
    • 提供者:马坊镇
  1. smart_cc1

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  2. 起重机四机构运行的程序,包括大车、小车、主钩三个机构的运行程序-Crane four agencies running programs, including carts, trolleys, the main hook of the three agencies to run programs
  3. 所属分类:Embeded-SCM Develop

    • 发布日期:2017-04-11
    • 文件大小:1.11kb
    • 提供者:ebythe
  1. jcq

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  2. max+plusII下的各种功能的计数器vhd-under the various functions of the counter vhd
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1.11kb
    • 提供者:李清
  1. ad9850-1

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  2. 基于AD9850的数字信号发生器...希望大家能用的上
  3. 所属分类:其他嵌入式/单片机内容

    • 发布日期:2008-10-13
    • 文件大小:1.11kb
    • 提供者:clh
  1. vhdl-fifo

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  2. vhdl 语言实现fifo功能模块 包含接口:clk、data_in、data_out-fifo use vhdl
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-01
    • 文件大小:1.11kb
    • 提供者:张树强
  1. DHCP-Chat

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  2. A DHCP chat program for Arduino.
  3. 所属分类:Other Embeded program

    • 发布日期:2017-04-10
    • 文件大小:1.11kb
    • 提供者:HiAf
  1. 3239crc_verilog

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  2. 用verilog语言开发的一段VHDL协议的代码,仅供参考交流,写的比较简单-Verilog language development for some VHDL code of the agreement, are for reference only exchange, is relatively simple to write
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-12-03
    • 文件大小:1.11kb
    • 提供者:zql
  1. main

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  2. 06 8 Bit Segment & Bit Multi Serial Driver Chip MAX6951
  3. 所属分类:Other Embeded program

    • 发布日期:2017-11-23
    • 文件大小:1.11kb
    • 提供者:dsfs
  1. FDFD1

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  2. CPLD控制四路预采样AD进行编码译码,浮点放大程序,8位快速采用编码-Four floating-point program to enlarge
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-10
    • 文件大小:1.11kb
    • 提供者:lyy
  1. delay

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  2. VHDL代码,源用与两路DDS之间的相位差,现可用于产生相位差可编程的1m时钟,精度可精确到0.01分。输出两路时钟,带起始控制位-VHDL code, source with the phase difference between the two DDS, can now be used to produce 1m phase programmable clock accuracy can be accurate to 0.01 points. Output two clocks with
  3. 所属分类:VHDL-FPGA-Verilog

    • 发布日期:2017-04-11
    • 文件大小:1.11kb
    • 提供者:houjiajun
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