资源列表
JPEGcodec
- this come from alter ,you can look and find it on line about jtag.
H263
- this come from alter ,you can look and find it on line about h263.
shijizhi
- 十进制加法计数器.VHDL程序,可在Quratus 2中运行
dds
- 用FPGA实现DDS,可变频,幅值由硬件完成
VHDL_to_UART
- 用VHDL编写的串口通讯程序，包括几个不同的程序例子，也可以用verilog进行改写。
38decoder
- 使用Verilog硬件描述语言编程的38译码器，包含测试描述
16Point-radix4-FFT
- 本文提出一個根值4 蝴蝶元素使用(m, n) - 櫃臺減少硬體複雜, 延遲時間, 和電力消費被介入在使用常規加法器。並且一臺修改過的換向器為FFT 算法被描述與用管道運\輸的實施一起為連續輸入資料減少資料記憶要求。
A-to-D-VerilogHDL
- 在硬體上將十進制轉二進制，不需要使用加法器的運\算方式，大大減少運\算的時間。
DEMO_62
- 16位CUPIP核,完全运行的好的东西,可以直接拿来用的!
fpq
- 用verilog写的各种实用的分频器，很好的参考例子。
mutiple
- 对PCM编码的多路复用与解复用程序，VerilogHDL源程序
cy7c68013fpga
- BulkIn是FPGA向CY7C68013发送数据 BulkOut是FPGA从CY7C68013接收数据,可以用LED显示