资源列表
BasicRSA
- RSA加密算法的VHDL实现，通过实际FPGA验证。
MAJORITY_VOTER
- Verylog编写的 Quartus II平台的简单设计实例 附仿真波形
LEDWALK
- Verylog编写的 Quartus II平台的简单设计实例 附仿真波形
LEDWATER
- 流水灯 Verylog编写的 Quartus II平台的简单设计实例 附仿真波形
PLL
- PLL 时钟模块 Quartus II平台的简单设计实例 附仿真波形
cnt4
- 四位计数器 计数器是数字系统中用得较多的基本逻辑器件。它不仅能记录输入时钟脉冲的个数，还可以实现分频、定时、产生节拍脉冲和脉冲序列等。例如，计算机中的时序发生器、分频器、指令计数器等都要使用计数器。
cpld
- 基于CPLD XC95018开发的一段VHDL代码，可实现多个8051单片机互相通讯，对多单片机系统的设计很有参考价值
adgal
- 本代码可做为可编程逻辑器件ATF16V8B参考的例子，实现了各种 与或非逻辑
CPU
- 使用verilog作为CPU设计语言实现单数据通路五级流水线的CPU。具有32个通用寄存器、一个程序计数器PC、一个标志寄存器FLAG，一个堆栈寄存器STACK。存储器寻址粒度为字节。数据存储以32位字对准。采用32位定长指令格式，采用Load/Store结构，ALU指令采用三地址格式。支持有符号和无符号整数加、减、乘、除运算，并支持浮点数加、减、乘、除四种运算，支持与、或、异或、非4种逻辑运算，支持逻辑左移、逻辑右移、算术右移、循环右移4种移位运算，支持Load/Store操作，支持地址/立即
seg
- 自己做的开发板，基于epm7064slc44-10控制数码管显示0-F。有助于初学者学习。
clockVHDL
- 利用VHDL语言设计的数字钟,能进行正常的时、分、秒计时功能，分别由6个数码管显示24h、60min、60s
FPGA_design_handbook
- FPGA设计的指导性原则是一本FPGA设计的指导手册