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  1. xapp1065

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  2. Xilinx xapp 1065 application note
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:19kb
    • 提供者:denisys
  1. myClock

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  2. 四位数码管显示24小时时钟,附上了ucf 芯片是Kintex7(Four bit digital tubes display 24 hour clocks)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:325kb
    • 提供者:wkhno
  1. 04_led_test

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  2. FPGA入门实验,简单的流水灯,计数器的使用较规范(FPGA introductory experiment, simple flow lamp, the use of counter is more standard)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:2.2mb
    • 提供者:konan007
  1. eeprom_test

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  2. eeprom读写,经典的iic接口,学习状态机的写法(read and write eeprom with iic interface)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1.73mb
    • 提供者:konan007
  1. spi

    0下载:
  2. 通过SPI接口给一段位宽16位长度为8的配置寄存器进行赋值。位宽为16 表示存储的数据信息位数为16,长度为8,则代表的是寄存器的深度为8。 在输入第一位数据时,定义一个计数器count,以判断目前接收了几个数据。当接收到第8位时,后六位为地址,前两位用于判断,10表示读操作,11表示写操作,进入读写操作后仍需计数,以便判断何时读完或写完,当count=24时为读写操作完毕。(Through the SPI interface to a 16 bit length 8 configuratio
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:雪宝y
  1. FPGA工程师面试试题集锦

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  2. FPGA工程师面试试题集锦,适用于FPGA开发入门(FPGA Engineer Interview Suitable for the introduction of FPGA development)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:114kb
    • 提供者:coat
  1. DDR2_Control

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  2. 参考例程之Verilog之实现DDR2时序控制实现,ISE开发平台完整工程(Implementation of DDR2 timing control implementation of reference routine Verilog, complete engineering of ISE development platform)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:12.43mb
    • 提供者:tomll
  1. 19HV10E2

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  2. file collection used for programming
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:541kb
    • 提供者:jeromepogi
  1. 11_ddr3_test

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  2. spartan6 ddr3 test with FPGA communicate
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:6.9mb
    • 提供者:ZHOUHAIJUN
  1. Nexys-4-OOB-2016.4-2

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  2. 此文件为NEXYS4官方demo,供大家参考(NEXYS4 official demo)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:183kb
    • 提供者:Phantom1003
  1. vhdl分频器设计

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  2. vhdl分频器设计,用quartus软件偏写,可进行时钟的分频。(Design of VHDL frequency divider)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:273kb
    • 提供者:YXT800
  1. vhdl译码显示器设计

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  2. vhdl译码显示器设计,用quartus2软件编写,可实现数码管的显示译码功能。(VHDL decipher display design, written in quartus2 software, can realize the display and decoding function of the digital tube.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:7.32mb
    • 提供者:YXT800
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