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  1. test_uart

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  2. 该资料包含用FPGA(EP4CE22F17型号)编写的UART通信程序,最重要的是里面含有串口波特率可调,包括一些常见的波特率。(This information includes UART communication program written by FPGA (EP4CE22F17 model), and most importantly, it contains serial port baud rate tunable, including some common baud rate
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:3.2mb
    • 提供者:杨雷
  1. EthCRC32

    0下载:
  2. This module calculates ethernet crc32 on fpga using table method
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:serg_86
  1. ACC_CarryIn_CarryOut

    0下载:
  2. This module does Accumulate operation used in dsp. Tested on fpga.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1kb
    • 提供者:serg_86
  1. ACCx42_AvalonST_Input

    0下载:
  2. This module does pipelined accumulate operation with 42 bit int value, usually used in dsp, Proved in Altera Stratix FPGA devices
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:2kb
    • 提供者:serg_86
  1. Quadrature_MACx42_AvalonSt_Input v1.0

    0下载:
  2. This module does Complex MAC based on Altera Stratix 2 DSP Blocks.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:85kb
    • 提供者:serg_86
  1. RGMII_TRANSMITTER

    0下载:
  2. This module converts 8 bit SDR flow to 4 bit DDR RGMII flow, proved on Altera Cyclone 3 devices.
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1.95mb
    • 提供者:serg_86
  1. DSP48E1_ComplexMul

    0下载:
  2. This module does Complex multiplication based on Xilinx DSP48E1 dsp block. Proved on xilinx Virtex 6 Devices
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:649kb
    • 提供者:serg_86
  1. cpu2

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  2. 这是在vivado平台上编写的多功能流水线cpu的实现,是我们课程实验的大作业(This is the implementation of the multi-functional pipelined CPU written on the vivado platform. It's a big job for our course experiment.)
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:15.33mb
    • 提供者:剑姬2
  1. leddisplay

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  2. 控制FPGA模块式流水灯闪烁,分为四种不同模式闪烁,(Modular pipelined flicker)
  3. 所属分类:VHDL/FPGA/Verilog

  1. fft paper

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  2. an innovative approach for fft implementation
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:269kb
    • 提供者:AZXC
  1. adder_sub_struct

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  2. adder sub struct by vhdl
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:1.5mb
    • 提供者:abdallahreda
  1. mulitiplier

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  2. vhdl mulitiplier by vhdl
  3. 所属分类:VHDL/FPGA/Verilog

    • 发布日期:2018-01-10
    • 文件大小:365kb
    • 提供者:abdallahreda
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