资源列表
StepperMotorPorts
- 一款简单的可以用来驱动4线或6线的步进电机控制器
simple_pic
- 简单可编程中断控制器，利用定时计数器的中断请求信号输出中断使能控制信号。
jtdkz
- 欢迎大家下载，vhdl编写的交通灯控制原代码，谢谢欢迎大家下载，vhdl编写的交通灯控制原代码，
asd
- 欢迎大家下载 ，vhdl编写的交通灯控制原代码，
gh_uart_16550_080407
- FPGA开发中常用的串口模块，经过本人调试，非常实用
problems123
- VHDL具有设计重用、大型设计能力、可读性强、易于编译等优点逐渐受到硬件设计者的青睐。但是，VHDL是一门语法相当严格的语言，易学性差，特别是对于刚开始接触VHDL的设计者而言，经常会因某些小细节处理不当导致综合无法通过。为此本文就其中一些比较典型的问题展开探讨，
alu
- 4bit ALU（运算逻辑单元）的设计 给出了此次设计alu的输入输出结构及相应的位数。其中C0是一位的进位输入，A和B分别是4位的数据输入，S0、S1、M分别为一位的功能选择输入信号；Cout是一位的进位输出，F是4为的运算结果输出。
multiplier
- booth乘法器： 16*16有符号乘法器，Booth编码，简单阵列，Ripple Carry Adder
systolic
- 脉动乘法器：一个GF(2m)域上的Digit-Serial 脉动结构（Systolic）的乘法器
multiplier
- 8*8乘法器及其测试：采用booth编码的乘法器：1． ultipler_quick_add_4 即4位的并行全加器，在这里主要起了两个作用：第一个是在求部分积单元时，当编码为3x时用来输出部分积；另外一个是在将部分积加起来时，求3到6位时所用到。 2． ultiplier_quick_add_5 即5位的并行全加器，这里用来分别计算积的7到11位和12到16位。 3． ultiplier_unit_4 这个模块是用来实现部分积的，每一个模块实现一个部分积的4位，因此一个部分
vhdl_180gelizi
- VHDL的一些实例。 有加法器。存储器之类的。基本模块
16_multi
- 16*16有符号乘法器的 编码方式：Booth编码， 拓扑结构：简单阵列 加法器：Ripple Carry Adder