资源列表
divide
- divide模块，实现除法功能。该module是用Verilog编写的，压缩包里包括了设计程序以及测试程序（testbench）。-divide module, the division function. The module is written in Verilog, compression bag, including the design process and testing process Sequence (testbench).
calender
- 这是用Verilog语言编写的万年历源代码，其中以小时为最小单位，可以区分闰年。有瑕疵还望海涵。-This is the calendar source code written in Verilog language, which hour is the smallest unit that can differentiate between leap years.
SGvga
- 基于System Generator 实现Xilinx FGPA的VGA显示模块，板块Nexys™ 3 Spartan-6 FPGA Board，可以直接把.bit文件下进去进行。 具体说明可以参考本人博客：http://www.openhw.org/wenlong0601/blog/12-03/239390_f7ef3.html-Based on the System Generator Xilinx FGPA VGA display module, the plate Nexy
Fuzzy_PID
- 用VHDL语言编写的模糊PID程序代码。成功调试，运行良好。-The source code of Fuzzy_pid in VHDL.Simulation was successful.
SPI
- 利用Verilog来实现SPI接口，可以实现FPGA与单片机的通信。-SPI Verilog
sd_ctrl
- 利用verilog实现对SD卡的控制，可以实现对SD卡的读写。-Verilog SD
BCH
- BCH 是纠错能力可控的纠错编码，是循环码的子类． 介绍了BCH 码的编码原理和设计方法，在特定信道和调制方式下对经过BCH 编码的系统进行仿真，分析BCH 码在特定信道下的编码增益.-BCH is error correction ability of controllable error correction coding, is a subclass of cyclic code. Introduces BCH code coding principle and design method
HUAWEI-FPGA-design-procedure-guide
- 本部门所承担的FPGA设计任务主要是两方面的作用：系统的原型实现和ASIC的原型验证。编写本流程的目的是： 在于规范整个设计流程，实现开发的合理性、一致性、高效性。 形成风格良好和完整的文档。 实现在FPGA不同厂家之间以及从FPGA到ASIC的顺利移植。 便于新员工快速掌握本部门FPGA的设计流程 -HUAWEI FPGA design procedure guide
Viterbi-Compiler-User-Guide-(ver
- Altera的Viterbi译码IP软核使用说明-User guide of Viterbi decoder IP core.
nios-uart
- 基于nios ii uart 驱动 带接收和发送缓冲区 很少的改动可以任意添加多个串口-Based on nios ii uart driving belt can transmit and receive buffer rarely changes can be more than add a serial port
Analog_AD
- 通过先将数据预存到ROM中，该代码模拟芯片AD9942的工作时序，用ROM中的数据作为输入，产生AD转化后的数据-Data through the first stored in the ROM, the simulation of the code chip AD9942 timing, the ROM data as input, generate data after AD conversion
ps2pmu
- power management unit with ps2 interface