资源列表
timing_constraint
- 主要介绍xilinxFPGA时序约束的方法和技巧。FPGA开发人员进一步提高的必看资料。-XilinxFPGA timing constraints introduces methods and techniques. FPGA developers to further enhance the information of the must-see.
ADC
- verilog code for ADC
16qam——modulation
- verilog编写的16qam调制程序，将所有东西装入工程，运行mmm16主程序。其中载波为一个周期采十个点，并乘以2^8-1取整数。在quartusII运行通过。-verilog modulation procedures 16qam prepared all things into works mmm16 to run the main program. One carrier for a cycle of 10 points taken, and multiplied by an inte
FPGA_SPI_FLASH
- 本应用指南讲述 Spartan-3E 系列中的串行外设接口 (SPI) 配置模式。SPI 配置模式拓宽了 SpartanTM-3E 设计人员可以使用的配置解决方案。SPI Flash 存储器件引脚少、封装外形小而 且货源广泛。本指南讨论用 SPI Flash 存储器件配置 Spartan-3E FPGA 所需的连接，并且介绍 SPI 模式的配置流程。本指南还提供一种实用工具，用于在原型开发过程中对选定的 STMicroelectronics 和 Atmel SPI 器件进
rs-codec(255-223)
- RS编码是一种纠错码，本程序实现RS（255，223）用FPGA 实现RS编码，程序在Quartus II中调试通过。-RS coding is an error-correcting codes, the procedures for the realization of RS (255,223) with FPGA realization of RS codes, in the Quartus II program through the debugger.
DDRSDRAM
- DDR SDRAM的veilog hdl程序，经过验证 效果不错-DDR SDRAM' s veilog hdl procedures, good results verified
dds
- 本程序代码为DDS的程序代码。采用VHDL语言设计。可以直接仿真实现，-The program code of the program code for the DDS. Design using VHDL language. Simulation can be achieved,
fft_rtl
- rtl实现的fft变换，经硬件测试其功能与altera的fftip核相近-fft transform based on rtl design
CPU
- 实现简单CPU功能的源码，可以实现加减乘除和移位功能，VHDL代码，程序运行在MAX PULS和Quartua上。-The purpose of this project is to design and simulate a parallel output controller (POC) which acts an interface between system bus and printer. The Altera’s Maxplus Ⅱ EDA tool is recommended
c54x_verilog
- TI 的TMS320C54X的DSP的芯片软核verilog源代码，可以帮助初学者深入了解该系列DSP片内资源核结构，值得参考！-TMS320C54X of TI' s DSP chip soft-core verilog source code, can help beginners a better picture of the family of DSP-chip resources, nuclear structure, it is also useful!
27796704802_11a
- 以FPGA实现802.11MAC协议,对新手很有帮助-FPGA realization of an agreement to 802.11MAC
encoder
- 编码器信号处理 经过倍频器进行四倍频 后 同时完成鉴相 计数-the encoder single program