资源列表
3verilog3
- verilog语言中的各种赋值语句的详细解释和用法
verilog4
- werilog语言中关于 组合逻辑时序逻辑的表达
verilog5
- verilog语言中 testbencch编写-仿真工具综合工具使用-全加器实例讲解
fip
- 通过PC104访问内存地址，内存需要进行地址选择，需要通过CPLD做地址逻辑变换。这个就是完成这个功能。实现简单。
ram_read_write
- 本程序是为FPGA系统所设计的一个简单的存储和读取数据的小程序，MAXPLUS2编写
chuankou_data_send
- 这是FPGA系统的一个简单的与上位机串行通讯的的小程序，MAXPLUS2编写
testled
- 为FPGA系统所设计的一个简单的控制LED灯显示的小程序，用MAXPLUS2编写
DE2_Synthesizer
- 利用此源碼可以使用ALTERA DE2開發板將鍵盤變成一部電子琴
DE2_Web_Server
- ALTERA DE2開發板一個網路晶片DM9000A的應用範例 並將一個網頁嵌入到DE2開發板中
code
- verilog语言写的简单八位处理器。有8个模块，可进行加法运算。
Microsoft
- 基于VHDL的分频器设计，这是源码希望对大家有用。
vhd
- 一个VHDL电梯控制器的程序 1、 每层电梯的入口处设有上下请求开关，电梯内设有乘客到达层次的停站请求开关。 2、 设有电梯所处位置指示装置及电梯运行模式（上升或下降）指示装置。 3、 电梯每秒升降一层。 4、 电梯到达有停站请求的楼层后，经过1s电梯打开，开门只是灯亮，开门4s后，电梯门关闭（关门指示灯灭），电梯继续运行，直至执行完请求信号后停在当前楼层。 5、 能记忆电梯内外的所以请求信号，并按照电梯运行规则依次响