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资源列表

  1. lightW

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  2. 一個LCD燈的小程序。不是我寫的。我只負責了調試。適用在ACEXEP1K30QC208-3上。我跑了SIMULATOR,管腳連接標示了。我也下在電路板上試過了,沒有問題。要用到實驗板上的兄弟們把CLK1改到TESTOUT3或者0就好了。綫幫助新手,人人有責。-a small LCD lights procedures. I did not write. I am only responsible for the debugging. Apply in ACEXEP1K30QC208-3 on.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:236530
    • 提供者:鄧翀
  1. Figure_Models

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  2. James Armstrong VHDL Design , source code
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:46310
    • 提供者:真名
  1. des-verilog

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  2. des加密算法的verilog语言的实现-des encryption algorithm to achieve the Verilog language
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:67715
    • 提供者:杨云丰
  1. clock_time

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  2. 本文件解压后clock_time.vhd采用编程环境maxplusII,完成时间秒定时、记时,设置时间秒、声光报警等功能。-this document unpacked clock_time.vhd maxplusII use programming environment, the time for completion seconds timing, Hutchison, the set-up time seconds, sound, light, alarm functions.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:1609
    • 提供者:阿兰
  1. 示例(vhdl)

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  2. vhdl 实例 通过实例学习vhdl 编程-VHDL examples examples to learn VHDL programming
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:78076
    • 提供者:joan
  1. UART设计参考

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  2. 软 件 设 计 者 必 看 UART 设计 参考-software designers Watchable UART reference design
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:95655
    • 提供者:joan
  1. ClkScan

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  2. 此设计采用Verilog HDL硬件语言设计,在掌宇开发板上实现. 将整个电路分为两个子模块,一个提供同步信号(H_SYNC和V_SYNC)及像素位置信息;另一个接收像素位置信息,并输出颜色信号。这样便于进行图形修改,同时也容易实现- This design uses Verilog the HDL hardware language design, realizes on the palm space development board Divides into two stature
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:917544
    • 提供者:huhu
  1. qdq_new

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  2. 采用Verilog HDL设计,在掌宇智能开发板上得到实现 根据抢答器的原理,整个电路可划分为三部分:采样电路、门控电路和译码电路- Uses Verilog the HDL design, obtains the realization basis on the palm space intelligence development board to snatch the answering principle, the entire electric circuit may divi
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:65564
    • 提供者:huhu
  1. second&clk

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  2. 开发系统上采用的时钟信号的频率是20MHz,可分别设计计数器对其计数,包括计秒、分、小时、日、周、月以及年等。在每一级上显示输出,这样就构成了一个电子日历和时钟的模型。为了可以随意调整计数值,还应包含设定计数初值的电路
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:336695
    • 提供者:huhu
  1. Music_altera

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  2. 采用Verilog HDL设计,在Altera EP1S10S780C6开发板上实现 选取6MHz为基准频率,演奏的是梁祝乐曲 - Uses Verilog the HDL design, development board realizes in Altera on the EP1S10S780C6 selects 6MHz is the datum frequency, the performance is Liang wishes the music
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:652415
    • 提供者:huhu
  1. SPI串口的内核实现spicore

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  2. SPI串口的内核实现spicore SPI串口的内核实现spicore-SPI string mouth essence realizes spicore the SPI string mouth essence to realize spicore the SPI string mouth essence to realize spicore
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:6704
    • 提供者:lfq
  1. cpld_bus

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  2. CPLD的VerilogHDL总线代码,在EPM7128SLC84-10+Quartus4平台上运行通过.-CPLD bus Verilog HDL code, the PLD-10 Quartus4 platform to run through.
  3. 所属分类:VHDL编程

    • 发布日期:2008-10-13
    • 文件大小:218582
    • 提供者:hamlemon
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