资源列表
ieee1588_megacore_fpga_ip
- Ieee1588 ip core(ixat)
Verilog
- 基于Verilog HDL的通信系统设计一书的源代码，大家可以下载，参考一下-Verilog HDL-based communication system design of the book source code, you can download, refer to
FT2232H_USB_Core
- 在FPGA外扩用FT2232 实现UART TO USB 2.0 的通信。-The FT2232H is a USB2.0 Hi-Speed USB Device to FIFO IC. This core allows the use of this chip with an FGPA design in high speed FT245 style synchronous FIFO mode. Data rates up to 25 mbytes/s can be achieve
ddr2_test
- 一个用Verilog写的DDR2的控制器（我们项目是在Altera的FPGA）成功仿真，并且使用到了项目中控制DDR2-A written using Verilog DDR2 controller (our project in Altera' s FPGA) successful simulation, and used to control the DDR2 in project
basketball
- Verilog编写的篮球比赛24秒计时器，有复位、暂停等功能-Written in Verilog basketball game 24 seconds timer, a reset, and pause
hx711
- 基于FPGA用verilogHDL语言设计的HX711驱动程序，本人设计，驱动成功-a code used for move hx711,which based on FPGA by verilogHDL
PRBS
- 代码是伪随机数生成和检测的模块，用于通信行业的FPGA编程。包括VHDL和Verilog两种语言的版本。用于做接口测试。-This module generates or check a PRBS pattern.
利用簇模拟汽车控制
- 利用labview编程： 6. 利用簇模拟汽车控制，如右图所示，控制面板可以对显示面板中的参量进行控制。油门控制转速，转速＝油门*100，档位控制时速,时速＝档位*40，油量随VI运行时间减少。 注意：档位为整数，油量减少速度与档位有关。 7.1 利用随机数发生器仿真一个0到5V的采样信号，每200ms采一个点，共采集50个点，采集完后一次性显示在Waveform Graph上。 7.2 在上题的基础上再增加1路电压信号采集，此路电压信号的范围为5到10V，采样间
3U-CPCI-PCB-Template
- 3U CompactPCI PCB 模板，使用工具为Altium Designed 9-PCB template of 3U CompactPCI with Altium Designed 9
QPSK
- 这是关于QPSK调制解调的VerilogHDL语言的代码，还有用Modelsim仿真的工程文件。testbench都已经写好了。-This is the QPSK modulation and demodulation of VerilogHDL language code, as well as with Modelsim simulation project file. testbench have been written.
adder_carry_chain
- 使用verilog语言实现进位链加法器,quartus下编译，并使用modelsim进行了验证，内含carry_chain.v代码文件以及testbench文件-use verilog language,carry_chain adder
flash_spi_master_axi
- 使用xilinx 的QUAD spi core 对flash芯片进行控制的代码。-Using xilinx s Quad SPI core to control the external flash device.