资源列表
MVB_test
- 此功能是实现曼彻斯特编码的Verilog代码，经过在xilinx sp6上实际运行证实可行。-This function is to achieve the Manchester code Verilog code, through the Xilinx SP6 actual operation proved.
CPU
- 31条指令单周期cpu，指令内容见pdf文件-31 single-cycle instruction CPU
hdl-master
- AD9361的ip核，已经调试通过，在vivado上可以运行通。AD9361是一个双通道的便捷收发器，通常用于3G/4G基站。-AD9361' s ip nuclear, debugging has been passed on vivado can run through. AD9361 is a dual-channel transceiver convenient, usually used in 3G/4G base stations.
gobang
- 一个用verilog实现的五子棋程序，用在fpga上，连接显示器，可选择与电脑对战或是双人对战，按wsad控制方向，回车控制落子，程序会自动判断输赢并显示结果-A 331 procedures implemented by verilog, used in fpga, connect the monitor, you can choose to play against the computer or a double play, press wsad control the direction
fft
- 实现功能：基8实现64点FFT处理器（进行两次8点FFT计算，采用基8进行64点） 详细说明：硬件结构包括六部分，分别为输入模块、8点FFT模块、乘法模块、顺序调整模块、输出模块和总控制模块。 其中，输入模块的主要功能是将串行输入的64个数据进行分类，分成8批次，每次8个输入到8点FFT模块中进行计算。 8点FFT模块：FFT是DFT的快速算法，当点数较大时，可以较大的减少DFT的运算量。常用的FFT算法主要有两种，分别为按时间抽选的FFT算法（DIT-FFT）和按频率抽选的FFT算
Chip_74HC595
- 用Verilog描述了一款简单逻辑芯片74HC595的功能该芯片功能为：带输出锁存的8位移位寄存器-use the verilog to describe a simple chip 74HC595 with 8-Bit Serial-In, Parallel-Out Shift Reg and High-Current 3-State Outputs Reg
SVPWM-VHDL
- fpga永磁同步电机矢量控制系统，包括死区等模块-fpga foc
xapp524
- xilinx FPGA 与高速ADC LVDS接口的范例程序-xilinx FPGA ADC LVDS interface
DDS
- 信号发生器设计 信号发生器由波形选择开关控制波形的输出, 分别能输出正弦波、方波和三角波三种波形, 波形的周期为2秒（由40M有源晶振分频控制）。考虑程序的容量,每种波形在一个周期内均取16个取样点,每个样点数据是8位(数值范围:00000000~11111111)。要求将D/A变换前的8位二进制数据（以十进制方式）输出到数码管动态演示出来。-Signal generator design The signal generator is controlled by waveform se
三速以太网代码（FPGA）
- 本代码是运用xilinx的fpga实现千兆网的，同时支持百兆以太网和10兆以太网。内含仿真文件
（2,1,3）卷积编码和viterbi译码
- 自己写的（2,1,3）卷积编码器和viterbi译码，测试已通过
FPGA设计实战演练 高级技巧篇
- FPGA设计实战演练——高级技巧篇，很有用的参考书籍(Programming books on the FPGA)